-
在半导体行业中,以高深宽比(HAR)结构为代表的特殊结构仍是硅基加工中的重大挑战[1]。20世纪90年代,人们为了可以在硅基板上进行深刻蚀而开发出深反应离子刻蚀(DRIE)技术,并很快将其用于MEMS、NEMS、微系统的加工,使其成为首选的体硅微加工方法[2]。其中,两种领先的高速率DRIE技术是Bosch工艺和低温工艺,但Bosch工艺是唯一公认的生产技术[3]。Bosch工艺将钝化-刻蚀两种工艺分开,并多次循环操作,在钝化过程中会生成碳氟薄膜来保护侧壁不受刻蚀工艺的影响,从而确保整个刻蚀过程的各向异性,保证了刻蚀精度和HAR。因此,Bosch工艺在高深宽比刻蚀中得到广泛应用。
随着器件特征深宽比的增加,在刻蚀过程中会出现很多问题。其中最典型的就是深宽比依赖刻蚀(ARDE)效应,其主要表现就是RIE-lag,即根据不同的特征宽度表现出不同的刻蚀深度[4],从而导致刻蚀结果出现不均匀性,这对具有不同特征尺寸的图案刻蚀来说是致命的,并且限制了最大可实现的深宽比。因此,探究RIE-lag的引发因素及改善措施对高深宽比刻蚀的发展尤为重要。Tsuda H等[5]使用原子尺度元胞模型对Cl2等离子体刻蚀Si进行了数值模拟。结果表明,当中性粒子与离子的通量比小于50时,RIE-lag容易发生。Huard C M等[6]分析了Ar/Cl2等离子体刻蚀Si时ARDE的根本原因,特别是中性输运在此过程中所起的作用。发现自由基的表面复合,中性−离子通量比,临界尺寸,三维几何形状和中性角分布是影响中性输运的几个因素,并得出结论:任何依赖于中性物质通量的反应都会在某种程度上受到ARDE的影响。同时,发现增加中性通量的方法(对于给定的一组离子通量)到刻蚀前沿会将系统推向中性饱和、离子匮乏的状态,这使得ARDE在一定范围内的AR增加,可以用这种方式优化参数,以将ARDE的开始推迟到AR>8。Vanraes P等[7]通过CHF3/Ar和CF4/Ar刻蚀实验和多尺度建模研究了RIE中的ARDE效应,阐述了中性输运机制发挥的重要作用。同时,也探讨了离子能量角度分布(IEAD)对ARDE效应的影响。其模拟结果表明,在不同IEAD下,不同开口宽度特征的刻蚀速率变化不大,所以调整IEAD对于改善ARDE的作用较小。
然而,以上研究均基于非Bosch工艺的RIE。与普通RIE不同,由于Bosch工艺的刻蚀和钝化过程分开进行,Bosch工艺是由三个步骤组成的连续循环序列:聚合物沉积,聚合物刻蚀和硅刻蚀[8]。工艺上的些许差别导致非Bosch工艺里的部分结论在Bosch工艺中并非完全适用,所以有必要对Bosch工艺中的RIE-lag进行专门研究。Hooda M K等[9]研究了Bosch工艺中刻蚀气体流量、刻蚀气体压力、钝化气体压力、ICP线圈功率等关键参数对刻蚀速率和轮廓的影响,为改变工艺参数以抑制RIE-lag提供了依据。Suzuki T[10]利用双频ICP刻蚀系统开发了一种名为双硅通孔工艺的刻蚀方法,用于以均匀深度制作不同直径的硅通孔。他们在重复沉积和刻蚀的Bosch工艺中,利用较厚的沉积产生反向微负载效应,减缓较大直径通孔的刻蚀进展,进而减少较小通孔和较大通孔之间的RIE-lag。通过使用C4F8气体进行双ICP沉积,更有效地利用了反向微负载效应。Gerlt M S等[11]则是通过调整钝化和刻蚀的时间比来改善RIE-lag。
由此可知,针对Bosch工艺中RIE-lag的研究大多是直接通过实验来调整各项参数,从而改善RIE-lag,优化刻蚀工艺。采用数值模拟来分析Bosch工艺中RIE-lag的研究则相对匮乏。为了在实际Bosch工艺中能够系统性改善RIE-lag,缩短工艺调试时间,本文通过使用一种多尺度等离子体刻蚀仿真方法来研究了高深宽比下Bosch工艺中的RIE-lag,并分析了偏压功率与频率、线圈功率以及钝化过程的压力等多项关键放电参数对RIE-lag的影响。
-
在等离子体放电和刻蚀过程中涉及众多的物理和化学反应,所以开发一种刻蚀模拟器十分复杂且艰巨。采用基于多尺度方法的折衷路径来模拟硅的刻蚀轮廓演变显然效率更高。流程图如图1所示。该多尺度方法包括SF6和C4F8的零维全局模型,2D鞘层模型及3D刻蚀模型。其中,全局模型和鞘层模型均通过COMSOL Multiphysics来实现,该软件进行等离子体放电仿真的准确性已经在文献[12]、[13]、[14]中得到了验证,且计算效率较高;而刻蚀模型则是通过蒙特卡罗元胞程序来完成。全局模型里的中性粒子和离子通量作为刻蚀模型的输入。由于反应气体为强电负性,收敛性极差,因此在鞘层模型中用全局模型得到的电子密度和电子温度作为初始值计算IEAD,后续将IEAD作为刻蚀模型的输入[15]。
-
采用如图2的ICP放电反应腔室,该反应腔室模型基于现有的反应器Lam 9400 DSiE。腔室半径为26.5 cm,晶圆在底部基板支架上,下方连接到射频电源,允许其施加RF功率,线圈位于晶圆上方18 cm的介质窗中,双匝线圈由频率为13.56 MHz的射频电流供电。反应气体从侧壁入口输入,从底部出口流出。在2.2节中使用了文献[16]中所谓的基本条件作为基准条件:线圈功率1000 W,工作压力10 mTorr,气体流量100 sccm,背景气体温度为340 K,壁面温度保持在333 K。
-
COMSOL中的全局模型将等离子体反应器中不同变量的空间信息视为体积平均值,大大简化了求解的模型方程。同时,没有了空间导数,方程的数值解变得相当简单,大大减少了计算时间。因此,在仿真SF6和C4F8这种具有复杂化学成分的等离子体放电之前,可以采用全局模型验证其等离子体反应的正确性。在本研究中,需要使用全局模型计算鞘层模型和刻蚀模型的输入变量。在COMSOL的全局模型中,对于k种物质组成的混合物,设置的质量分数平衡方程如下:
其中
$ {m}_{f} $ 是总进料质量流量,$ {m}_{0} $ 是出口质量流量,$ {w}_{f,k} $ 是进料中第$ k $ 种物质的质量分数,$ {h}_{l} $ 是表面$ l $ 的校正因子,$ {A}_{l} $ 是表面$ l $ 的面积,$ \mathrm{\mathit{V}} $ 是反应器体积,$ R_{\mathrm{surf},k,l} $ 是表面$ l $ 的表面速率表达式,$ {M}_{f,l} $ 是表面$ l $ 向内的质量通量。右侧第四项表示第$ k $ 种物质发生的表面反应,引入右侧最后一项则是为了在质量连续性方程中使用它来代替质量密度时间导数。由于系统总质量或压力可能变化,质量连续性方程也会被求解:总进料质量流量
$ {m}_{f} $ 由下式求得:其中
$ Q\mathrm{_{SCCM}} $ 是以SCCM单位给出的总质量流量,$ {M}_{{{m}_{f}}} $ 是进料的平均摩尔质量,$ N_{\mathrm{std}} $ 是在1 atm和273.15 K条件下计算的标准数密度,$ {N}_{A} $ 为阿伏伽德罗常数。在本模型中反应器类型设置为封闭反应器,则
$ {m}_{f}={m}_{0}=0 $ ,并求解方程(2)以考虑表面反应引起的质量变化。电子数密度
$ n_{\mathrm{e}} $ 根据电中性获得:其中
$ {n}_{k} $ 为物质的数密度,$ {{\textit{z}}}_{K} $ 为物质的电荷数。电子能量密度
$ n_{\mathrm{\varepsilon}} $ 由下式求得:其中
$ P\mathrm{_{abs}} $ 是电子吸收功率,$ {\varepsilon }_{{\mathrm{e}}} $ 是每损失一个电子的平均动能损失,$ {\varepsilon }_{{\mathrm{i}}} $ 是每损失一个离子的平均动能损失。右侧最后一项表示电子和离子传递到壁面的动能。平均电子能量
$ \overline{\varepsilon } $ 定义为:可求得电子温度
$ T\mathrm{_e} $ :SF6等离子体放电中考虑的化学物质包括电子,九种中性粒子,八种正离子和七种负离子,所涉及的解离、电离、附着等气相反应和表面反应总共六十八条,全部来自Haidar Y等[17]。在前面已经讨论过,0D全局模型的计算速度很快,因此无需对反应集进行删减,可以使用完整的反应方案。电子碰撞反应所需的截面数据则是来自lxcat,如图3所示。图中展现了各电子碰撞反应的碰撞截面相对于电子能量的关系,考虑到反应较多,为了防止曲线图过于杂乱,所以只显示部分数据。“Att”所对应的双点划线表示SF6通过附着产生
$ \text{SF}_{6}^{-} $ ,相应地,“Ela”表示SF6的弹性碰撞反应,“Dis”表示SF6解离生成$ \text{SF}_{5}^{-} $ ,“Dis,other”则是解离生成其他阴离子,“Vib”对应的是SF6的振动激发反应,“Ion”所包含的曲线表示SF6的多种电离反应。电子能量小于0.1 eV时,主要发生的是SF6的附着反应;而在0.1到15 eV左右的中能电子,则是振动激发更多;高于15 eV时,电离反应占据主导。同时,弹性碰撞反应贯穿了整个能量范围,即低、中、高能电子都存在与SF6的动量转移。该曲线分布与Mao M等[16]及Tong L Z等[18]研究中的结果一致,证实了截面数据的正确性。而中性−中性、中性−离子、离子−离子及表面反应的反应速率来自Haidar Y等[17]。C4F8全局模型中所包含的粒子除电子外总共有十六种中性物质,十三种阳离子及三种阴离子。与上述SF6放电模型一样,所有气相反应和表面反应来自Haidar Y等[17]。然而,由于C4F8的电子碰撞反应更多,产物更复杂,所以直接使用Arrhenius公式定义的反应速率:
其中
$ {A}^{f} $ 为反应频率因子,$ {n}^{f} $ 为温度系数,$ {E}^{f} $ 为反应活化能。同样的,所有反应参数与Haidar Y等[17]的研究一致。 -
Bosch工艺中,经过鞘层加速的正离子对刻蚀的各向异性做出了不小的贡献。在钝化过程结束后,需要正离子的参与来打开底部的沉积层,从而在整体的刻蚀中表现出方向性。显然,离子的能量分布和角度分布在后续的刻蚀剖面演化模型中是不可或缺的。在本文的多尺度方法中,仍然使用COMSOL来建立2D等离子体模型,并求解IEAD。根据电子的动量守恒:
其中
$ m_{\mathrm{e}} $ 为电子质量,$ {\boldsymbol{u}}_{{\mathrm{e}}} $ 是电子漂移速度,$ {\boldsymbol{p}}_{{\mathrm{e}}} $ 是电子压力张量,$ \boldsymbol{E} $ 是电场,$ v_{\mathrm{m}} $ 是动量传递频率。为了对电场进行自洽求解,联立泊松方程与流体方程:其中
$ V $ 是静电电势,$ e $ 为单位电荷,$ {\varepsilon }_{0} $ 为真空介电常数。COMSOL中并没有直接求解鞘层模型的接口,所以通过带电粒子追踪来模拟正离子通过鞘层的行为。离子运动的初始速度为:其中
$ {E}_{0} $ 为初始动能,$ m\mathrm{_p} $ 为离子质量。在式(10)(11)算出反应器内的电场分布之后,可以得到离子所受电场力:其中
$ Z $ 是离子电荷数。然后根据牛顿第二定律更新离子位置:$ \boldsymbol{q} $ 为离子位置。为了求解IEAD,式(14)可以改写成:其中
$ \boldsymbol{v} $ 是离子的速度矢量。壁条件设置为冻结,在离子穿过鞘层到达基底之后就停止运动,即离子的各种属性保持不变,仿真时间结束后可以通过离子的能量和角度信息计算出所需的IEAD数据。 -
本研究中多尺度方法的第三步是刻蚀模拟,所采用的剖面演化模型是基于文献[19]蒙特卡罗元胞模型进行拓展和改进的。计算域用正六面体网格进行划分,单元尺寸为1 nm×1 nm×1 nm。元胞单元设置为Si、掩模、钝化层及空气四种材料。首先用前述全局模型所得到的粒子通量计算生成不同粒子的概率,然后根据该概率随机发射粒子。中性粒子采用各项同性分布,而离子则用鞘层模型中得到的IEAD随机选择能量和角度。每个粒子的轨迹被追踪,当其与非空单元格碰撞时,使用蒙特卡罗方法根据粒子和非空单元格类型在定义的表面化学集里选择相应的反应,并通过反应概率判断该反应是否发生。中性粒子的反应概率由常数定义,而离子的溅射概率则由如下公式计算:
其中
$ E\mathrm{_{ref}} $ 表示参考能量,$ {p}_{0} $ 为离子以参考能量$ E\mathrm{_{ref}} $ 法向溅射($ \theta =0 $ )的反应概率,$ E\mathrm{_{th}} $ 是溅射阈值能量,$ f\left(\theta \right) $ 是取决于离子入射角的调制项。由于本研究不讨论选择性,所以掩模设置为不可被刻蚀但可以被钝化。同时,为了防止程序过于复杂,本研究忽略了晶体依赖性。 -
本小节中的反应条件与文献[20]一致,SF6等离子体放电过程中各中性粒子的通量随源功率的变化如图4(a)所示。图中的明显特征是除了SF6和F2分子数量呈现出递减趋势外,其他中性粒子数密度都是随着功率增加而增加,这是因为随着线圈功率增加,解离现象也增加。以SF6为例,结合图3的电子碰撞截面可以发现,在电子能量高于100 eV左右时,解离反应明显增多;当电子能量持续增加至101 eV左右时,SF6还会发生电离。而由式(5)可知,电子能量与功率为正相关,因此SF6的数密度随着功率增大而减小。
图4(b)显示的是在相同条件下的C4F8全局模型,可以发现,CF4、CF2及C这三种物质的含量最多,这一结论也为后面刻蚀模型的反应简化提供了一定的依据。所得SF6和C4F8全局模型仿真结果与Pateau A[20]一致。
-
从全局模型可以看出,其实很多物种的通量分数很小,在实际的等离子体刻蚀过程中并未做出较大贡献;同时,钝化膜中的主要成分为CF2,所以本研究中,在钝化过程中使用CF2代表CxFy,刻蚀过程则主要考虑F自由基和SF3+,这一简化的合理性已在Moroz P[21]研究中被证明,它足以模拟出Bosch工艺的主要现象,且极大程度地提高了计算效率。基于该假设,在本步骤中只需求解SF3+的IEAD。
首先在1.1节中的基准条件下进行2D等离子体放电仿真。值得注意的是,在该基准条件中并未施加射频偏压,仅考虑了电感耦合。
如图5为SF6等离子体放电仿真计算结果。图5(a)中为电子密度在反应器中的分布情况,可以发现电子的径向分布集中于0~10 cm处,即反应器中心,而轴向分布则是在靠近线圈一侧的鞘层附近达到峰值。图5(b)显示电子温度在靠近线圈一侧的壁面附近达到最大值,并向四周扩散衰减。该模型得到的电子密度和电子温度分布趋势与Mao M等[16]研究一致。
之后,在基准条件的前提下加入偏压以计算IEAD。图6(a)和图6(b)分别为SF3+的IEDF和IADF。鞘直流偏压
$ V\mathrm{_D}=V_{\mathrm{p}}+V\mathrm{_{dc}}=65 $ V,其中$ V\mathrm{_p} $ 为等离子体电位,$ V_{\mathrm{dc}} $ 为基底直流偏压。由于SF3+的平均自由程远大于鞘层厚度,所以采用无碰撞模型。发现IEDF大致为对称双峰分布,对称轴在65 V左右,这是由于基底射频偏压引起的鞘层厚度的周期性变化,Olthoff J K等[22]测量得到的SF3+IEDF也呈现如此分布。而IADF则在3°左右达到峰值,超过3°后迅速降为0,这一现象在Le Dain G等[15]和Pateau A[20]的仿真结果中皆有出现。至此,本鞘层模型的准确性得到验证。 -
本研究中,刻蚀过程的表面反应集采用Moroz P[21]的简化反应集:
其中以末尾的(s)表示固体物质,末尾的(i)表示掺杂物,气态物质没有末尾符号。聚合物表示为 Poly。末尾带有E的物质表示由于与高能离子的相互作用而形成部分断裂键的分子。这些物质通常比未激发的物质更容易与气体发生反应。相关反应概率基于Rhallabi A[23]和Rauf S等[24]在其模拟中采用的概率系数。输入的各粒子通量如表1中所示,IEAD则是采用3.2节里鞘层模型计算出的数据,掩模开口宽度为1 µm,在每个循环中,钝化4 s,刻蚀5 s。经过5个Bosch循环后的硅基刻蚀模型如图7所示。可以看出,使用该工艺配方刻蚀得到的沟槽侧壁具有较均匀的波纹特征,该波纹特征属于Bosch工艺不可避免的缺陷;沟槽底部为中间低两边高的凹形,这是由离子散射造成的。沟槽的刻蚀深度为829 nm,平均刻蚀速率为1.105 µm/min,与Rhallabi A[23]的结果一致。
-
RIE-lag即为同时刻蚀不同开口尺度的特征时,大开口的特征被刻蚀的深度往往比小开口特征的深度大。对这一效应的解释是由于中性/离子阴影、中性输运、充电效应等的共同作用。为了使模型不会过于复杂,在本研究中仅考虑了中性/离子阴影和中性粒子的克努森运输这三个影响因素。其中,中性/离子阴影通过刻蚀程序中设置的中性粒子和离子的运动来实现;克努森运输则是由刻蚀程序里中性粒子与壁面碰撞后的反射来完成。
如图8(a)所示为两个不同开口尺度特征同时进行了30个循环(其中钝化5 s,刻蚀6 s)后的形貌轮廓,放电条件为3.2节中的基准条件。其中较大的开口为100 nm,较小的开口为50 nm,硅基高度为1000 nm,掩模厚度为20 nm。图中的沟槽侧壁出现了极高的粗糙度,且波纹特征十分不均匀,这是由于沟槽开口较小导致离子与侧壁发生的碰撞增加,侧壁被刻蚀的概率随之提高。可以看出,侧壁的波纹特征随着刻蚀深度的增加而逐渐趋于平整,这一变化趋势是由于刻蚀前沿的粒子通量降低引起的,即中性/离子阴影效应。
每个循环后的平均刻蚀速率如图8(b)所示。可以发现呈单调递减,即刻蚀速率随着深宽比AR的增大而减小,这也是由中性/离子阴影效应引起的,随着刻蚀深度的增加,能够到达沟槽底部的F自由基和SF3+减少,刻蚀速率也就随之降低。该趋势符合文献[25]。同时从图中看出,100 nm开口的刻蚀速率始终大于50 nm开口的刻蚀速率,所以最终的刻蚀深度出现了差异,即产生了RIE-lag。还可以发现,随着刻蚀深度的增加,二者的刻蚀速率之差也越来越高,这是因为相对于宽开口沟槽而言,窄开口沟槽里粒子与侧壁的碰撞会更频繁,导致粒子在侧壁的消耗和粒子速度的衰减增加,所以到达刻蚀最前沿的粒子通量会更低。
-
IEAD作为离子属性参数,可以直接影响离子阴影效应,进而改变刻蚀速率。而在ICP中,偏压功率是控制IEAD的关键参数。首先通过鞘层模型求出不同偏压功率下的IEAD。如图9显示了SF3+分别在鞘直流电压为55 V、65 V、75 V下的IEDF,其他条件相同。可以看出,当鞘直流电压VD增大时,离子能量的分布范围变得更宽。这是由于在仅改变基底射频偏压时,等离子体的电子密度、电子温度等属性不会发生改变,因此等离子体电位Vp也保持不变,鞘直流电压VD的变化取决于直流偏压Vdc。随着施加的射频偏压增加时,不仅Vdc增加,还会使得电压峰峰值增大,即一个周期内电压变化的范围更广,从而驱使鞘层厚度也在更大的范围内变化,导致经过鞘层加速的离子也呈现出更宽的能量分布。从图中还可以发现,鞘直流电压增大后,能量分布的对称轴处的离子密度更高。这则是因为周期平均的鞘层厚度增加,导致离子在鞘直流电压下的加速更充分。
分别在离子能量为45 eV、55 eV、65 eV、75 eV、85 eV的条件下进行刻蚀模拟。值得注意的是,在这五组模拟中,除了IEAD其余条件均与2.4节相同。得到了刻蚀深度以后,通过下式计算出RIE-lag[26]:
各离子能量条件下的RIE-lag如图10所示。在离子能量从45 eV增加到65 eV的过程中,RIE-lag有一定程度的下降,然而,在超过65 eV后,RIE-lag则随离子能量的增长而加剧。随着偏压功率的增加,离子能量从低能区转向高能区,使得沟槽刻蚀前沿的离子通量增加,即在一定程度上补偿了离子阴影效应,从而改善了RIE-lag;而当偏压功率持续增大后,窄沟槽的刻蚀速率增长达到饱和,导致RIE-lag出现加剧的情况。
-
除了偏压功率,偏压频率的变化也会对IEAD产生影响。如图11为13.56 MHz和27.12 MHz频率条件下的IEDF,其余参数相同。当频率升高到27.12 MHz时,离子穿越鞘层就经过了更多的周期,这就使得离子能量分布更集中,即从13.56 MHz条件下的双峰变成了单峰分布,同时离子能量也会比13.56 MHz条件下更低。在文献[26]中也发现该趋势。
通过式(17)计算得到偏压频率为13.56 MHz条件下的RIE-lag为24.8%,而偏压频率为27.12 MHz时的RIE-lag为20.7%,因此调整偏置源的频率也可以改善RIE-lag。
-
如图12为固定其他条件的情况下,粒子数密度与线圈功率的关系图。其中F和SF3+的数密度随线圈功率的增大而增大,CF2数密度的变化则与之相反,该变化趋势于2.1节中得到验证。图13展现了RIE-lag随线圈功率的变化关系,当线圈功率逐渐增加时,刻蚀粒子增加,钝化粒子减少,弥补了窄沟槽内的中性/离子阴影效应,从而使RIE-lag降低;而当线圈功率继续增大到某一阈值时,宽沟槽刻蚀速度的增长率高于窄沟槽,导致RIE-lag增加。因此图中的RIE-lag曲线出现了先降低后升高的变化趋势。
-
图14(a)为钝化过程中CF2的数密度随腔室压力的变化情况,其余条件不变。其中CF2的数密度随着腔室压力的升高而增大,这一趋势与文献[15]、[20]相符。图14(b)则为RIE-lag与钝化过程压力的关系,其他条件固定。在压力升高时,RIE-lag得到改善,为了直观地解析其变化原因,引入如图15所示的时间序列与刻蚀深度关系图[27]。TD和TE分别表示一个周期中的钝化时间和刻蚀时间,宽沟槽和窄沟槽在钝化过程中的沉积厚度分别定义为tw和tN,Tc为刻蚀特征点,在该处宽沟槽和窄沟槽的刻蚀深度相同,即RIE-lag为0,是工艺优化的目标。在钝化过程压力升高时,参与钝化的中性粒子数密度增加,导致沉积的聚合物厚度tw和tN增加;而刻蚀阶段的相关参数固定,即钝化层刻蚀速率和硅基刻蚀速率不变,钝化层增厚则会使其刻蚀时间Tpoly-w和Tpoly-n延长,导致宽沟槽和窄沟槽的硅基刻蚀线ERw和ERN向右平移。在钝化时间和刻蚀时间不变的情况下,宽沟槽刻蚀深度Dw和窄沟槽刻蚀深度DN会逐渐靠拢,等效于RIE-lag得到改善。
结合图15分析可得,前述的偏压功率、偏压频率以及线圈功率等条件的改变,都会引起钝化层刻蚀线和硅基刻蚀线的斜率同时发生变化,从而导致RIE-lag的变化趋势复杂化,因此RIE-lag与这些参数的关系曲线并非单调函数;而钝化过程的压力变化在刻蚀阶段仅改变了钝化层刻蚀线,硅基刻蚀线则是沿着x轴平移,这就使得RIE-lag的变化更加可控,在实际工程优化中的应用价值更高。
-
Bosch工艺已经广泛用于高深宽比沟槽的刻蚀,但是RIE-lag仍然是约束其发展的缺陷之一。本文通过采用多尺度的仿真方法,模拟刻蚀了深宽比在10左右的沟槽及其产生的RIE-lag,并研究了各种放电参数对RIE-lag的影响。结果发现,偏压功率和偏压频率都是以IEAD为中介来影响RIE-lag,较低离子能量增加到一定能量时,RIE-lag呈现出下降趋势;而超过该能量后RIE-lag将会增加;线圈功率会通过影响粒子的数密度来改变RIE-lag,随着功率的增加,RIE-lag呈现出先降低后升高的变化趋势;钝化阶段压力的增加则会使RIE-lag出现单调递减趋势。结合Bosch循环中的时间序列与刻蚀深度关系图分析发现,偏压功率、偏压频率以及线圈功率等参数的调整都会造成钝化层刻蚀速率和硅基刻蚀速率的同时变化,使RIE-lag的变化趋势复杂化,而只改变钝化阶段的压力时,由于未影响硅基刻蚀速率,使得硅基刻蚀线在水平方向平移,对RIE-lag变化趋势的掌控则更加容易。本研究结论为改善RIE-lag提供了基础,对高深宽比下的Bosch工艺优化具有指导意义。
Bosch放电参数对RIE-lag的影响研究
The Influence of Bosch Discharge Parameters on RIE-lag
-
摘要: Bosch工艺在高深宽比刻蚀中的应用愈发广泛,而反应离子刻蚀滞后效应(RIE-lag)仍是约束其刻蚀均匀性及最大深宽比的因素之一。文章采用多尺度仿真,通过耦合全局模型,鞘层模型和刻蚀模型对高深宽比下反应气体为SF6和C4F8的Bosch工艺刻蚀进行了模拟,研究了各种放电参数对RIE-lag的影响。结果表明,偏压功率和频率均以离子能量角度分布来影响RIE-lag,较低离子能量增加到一定值时,会增加刻蚀前沿的离子数密度,从而使RIE-lag有所改善;而超过该能量值后RIE-lag则会加剧;线圈功率会直接影响气体放电产生的粒子数密度来改变RIE-lag,随着功率的增加,RIE-lag同样呈现出先降低后升高的非单调变化趋势;钝化阶段压力的增加会延长刻蚀钝化层的时间,改善RIE-lag。最后结合Bosch循环中的时间序列与刻蚀深度关系图分析发现,偏压功率、偏压频率以及线圈功率等参数的调整都会造成钝化层刻蚀速率和硅基刻蚀速率的同时变化,使RIE-lag的变化趋势复杂化,而只改变钝化阶段的压力时,由于未影响硅基刻蚀速率,使得硅基刻蚀线在水平方向平移,RIE-lag的变化则更可控。研究结论对实际工程中的Bosch工艺优化具有重要意义。Abstract: The Bosch process is seeing increasingly broad application in high-aspect-ratio etching, yet the reactive ion etching lag (RIE-lag) effect continues to constrain etching uniformity and achievable aspect ratios. This study utilizes a multi-scale simulation approach, coupling global, sheath, and feature-scale etching models, to simulate the Bosch process using SF6 and C4F8 gases under high-aspect-ratio conditions. It investigates the impact of key discharge parameters on the RIE-lag phenomenon. Findings reveal that both bias power and frequency influence RIE-lag primarily through modifications to the ion energy angular distribution (IEAD). An increase in ion energy from a low baseline enhances ion density at the etch front, initially improving RIE-lag; however, beyond a critical energy threshold, the RIE-lag effect worsens. Coil power directly modulates the plasma density, thereby altering the RIE-lag, which exhibits a non-monotonic trend—first decreasing and then increasing—with rising power. Increasing the pressure during the passivation step extends the time required to clear the passivation layer, which in turn improves RIE-lag performance. Analysis of the etch depth progression within the Bosch cycle timing shows that parameters such as bias power, bias frequency, and coil power concurrently affect the etch rates of both the passivation layer and the silicon substrate, leading to complex variations in RIE-lag. In contrast, adjusting only the passivation phase pressure leaves the silicon etch rate largely unchanged, resulting in a horizontal shift of the etch line and offering a more controllable means of influencing RIE-lag. These insights hold significant value for the optimization of the Bosch process in practical engineering applications.
-
Key words:
- Bosch Process /
- Discharge Parameters /
- Reactive ion etching lag /
- High Aspect Ratio .
-
-
表 1 粒子通量
Table 1. Particle flux
Type Flux/cm2s−1 Etching F Radical 3.6×1018 SF3+ 4.2×1016 Passivation CF2 4.6×1017 -
[1] Li C J, Yang Y X, Qu R, et al. Recent advances in plasma etching for micro and nano fabrication of silicon-based materials: a review[J]. Journal of Materials Chemistry C, 2024, 12(45): 18211−18237 doi: 10.1039/D4TC00612G [2] Huff M. Recent advances in reactive ion etching and applications of high-aspect-ratio microfabrication[J]. Micromachines, 2021, 12(8): 991 doi: 10.3390/mi12080991 [3] Radjenović, B, Radmilović-Radjenović M. An approach to the three-dimensional simulations of the Bosch process[J]. Journal of Materials Research, 2012, 27(5): 793−798 doi: 10.1557/jmr.2011.416 [4] Hee Ju Kim, Geun Young Yeom. Asynchronously pulsed plasma for high aspect ratio nanoscale Si trench etch process[J]. ACS Applied Nano Materials, 2023, 6(12): 10097−10105 doi: 10.1021/acsanm.3c00807 [5] Tsuda H, Mori M, Takao Y, et al. Atomic-scale cellular model and profile simulation of Si etching: Analysis of Profile Anomalies and Microscopic Uniformity[J]. Japanese Journal of Applied Physics, 2010, 518(13): 3475−3480 doi: 10.1143/jjap.49.08je01 [6] Huard C M, Zhang Y T, Sriraman S, et al. Role of neutral transport in aspect ratio dependent plasma etching of three-dimensional features[J]. Journal of Vacuum Science and Technology A, 2017, 35(5): 05C301 doi: 10.1116/1.4973953 [7] Vanraes P, Venugopalan S P, Besemer M, et al. Assessing neutral transport mechanisms in aspect ratio dependent etching by means of experiments and multiscale plasma modeling[J]. Plasma Sources Science and Technology, 2023, 32(6): 064004 doi: 10.1088/1361-6595/acdc4f [8] Wang Y, Liu Z Y, Sun Y B, et al. Etch of nano-TSV with smooth sidewall and excellent selection ratio for backside power delivery network[J]. Microelectronic Engineering, 2025, 295: 112265 doi: 10.1016/j.mee.2024.112265 [9] Hooda M K, Wadhwa M, Verma S, et al. A systematic study of DRIE process for high aspect ratio microstructuring[J]. Vacuum: Technology Applications, 2010, 84(9): 1142−1148 doi: 10.1016/j.vacuum.2010.01.052 [10] Suzuki T. A novel plasma etching technology of RIE-lag free TSV and dicing processes for 3D chiplets interconnect[C]. Proc, ECTC, 2024 [11] Gerlt M S, Läubli N F, Manser M, et al. Reduced etch lag and high aspect ratios by deep reactive ion etching (DRIE)[J]. Micromachines, 2021, 12(5): 542 doi: 10.3390/mi12050542 [12] Datta S, Han J G, Kumar R, et al. Experimental studies and COMSOL 1-D simulation in Ar capacitively coupled plasmas[J]. AIP Advances, 2024, 14(1): 015046 doi: 10.1063/5.0174990 [13] Ouyang W, Ding C, Liu Q, et al. Fluid simulation of the plasma uniformity in new multi-directional source capacitively coupled plasma[J]. AIP Advances, 2021, 11(7): 075121 doi: 10.1063/5.0062272 [14] Zhao K. Experimental investigation of standing wave effect in dual-frequency capacitively coupled argon discharges: role of a low-frequency source[J]. Plasma Sources Science and Technology, 2018, 27(5): 055017 doi: 10.1088/1361-6595/aac242 [15] Le Dain G, Rhallabi A, Fernandez M C, et al. Multiscale approach for simulation of silicon etching using SF6/C4F8 Bosch process[J]. Journal of Vacuum Science & Technology A, 2017, 35(3): 03E113 doi: 10.1116/1.4982687 [16] Mao M, Wang Y N, Bogaerts A. Numerical study of the plasma chemistry in inductively coupled SF6 and SF6/Ar plasmas used for deep silicon etching applications[J]. Journal of Physics D: Applied Physics, 2011, 44(43): 435202 doi: 10.1088/0022-3727/44/43/435202 [17] Haidar Y, Pateau A, Rhallabi A, et al. SF6 and C4F8 global kinetic models coupled to sheath models[J]. Plasma Sources Science & technology, 2014, 23(6): 065022 [18] Tong L Z, Nakano K. Numerical study of dual-frequency capacitively-coupled discharges in electronegative SF6[J]. Europhysics Letters, 2006, 75(1): 63−69 doi: 10.1209/epl/i2006-10068-x [19] Bai S B. Rate optimization of atomic layer etching process of silicon[J]. Acta Physica Sinica, 2023, 72(21): 215214 doi: 10.7498/aps.72.20231022 [20] Pateau A. Simulation Multi-échelle de la gravure profonde du silicium par procédé Bosch[D]. Thèse de doctorat, 2014 [21] Moroz P. Numerical simulation of bosch processing for deep silicon plasma etching[J]. Journal of Physics: Conference Series, 2014, 550(1): 012030 doi: 10.1088/1742-6596/550/1/012030 [22] Foest R, Olthoff J K, Van Brunt R J, et al. Optical and mass spectrometric investigations of ions and neutral species in SF6 radio-frequency discharges[J]. Physical Review E, 1996, 54(2): 1876 doi: 10.1103/PhysRevE.54.1876 [23] Rhallabi A. Modeling of silicon etching using Bosch process: Effects of oxygen addition on the plasma and surface properties[J]. Journal of Vacuum Science & Technology A, 2018, 36(3): 03E109 doi: 10.1116/1.5023590 [24] Rauf S, Dauksher W J, Clemens S B. Model for a multiple-step deep Si etch process[J]. Journal of Vacuum Science and Technology A, 2002, 20(4): 1177−1190 doi: 10.1116/1.1477418 [25] Chang B D, Leussink P, Jensen F, et al. DREM: Infinite etch selectivity and optimized scallop size distribution with conventional photoresists in an adapted multiplexed Bosch DRIE process[J]. Microelectronic Engineering, 2018, 191(0): 77−83 doi: 10.1016/j.mee.2018.01.034 [26] Cheong H W, Lee W H, Kim J W, et al. A study on reactive ion etching lag of a high aspect ratio contact hole in a magnetized inductively coupled plasma[J]. Plasma Sources Science & Technology, 2014, 23(6): 065051 doi: 10.1088/0963-0252/23/6/065051 [27] Ohara J, Asami K, Takeuchi Y, et al. Development of RIE-lag reduction technique for Si deep etching using double protection layer method[J]. IEEJ Transactions on Electrical and Electronic Engineering, 2011, 5(2): 125−130 doi: 10.1002/tee.20506 -
首页
登录
注册


下载: