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非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术研究进展

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韩岳男, 杨冠华, 卢年端, 李泠. 非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术研究进展[J]. 物理学报, 2026, 75(8): 080801. doi: 10.7498/aps.75.20251737
引用本文: 韩岳男, 杨冠华, 卢年端, 李泠. 非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术研究进展[J]. 物理学报, 2026, 75(8): 080801. doi: 10.7498/aps.75.20251737
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Yuenan HAN, Guanhua YANG, Nianduan LU, Ling LI. Research progress on scaling technology of amorphous indium gallium zinc oxide thin-film transistors[J]. Acta Physica Sinica, 2026, 75(8): 080801. doi: 10.7498/aps.75.20251737
Citation: Yuenan HAN, Guanhua YANG, Nianduan LU, Ling LI. Research progress on scaling technology of amorphous indium gallium zinc oxide thin-film transistors[J]. Acta Physica Sinica, 2026, 75(8): 080801. doi: 10.7498/aps.75.20251737
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非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术研究进展

  • 中国科学院微电子研究所, 集成电路制造技术全国重点实验室, 北京　100029

    • 作者简介: 第一作者.E-mail: hanyuenan25@ime.ac.cn .
    通讯作者: E-mail: lunianduan@ime.ac.cn.;  E-mail: lingli@ime.ac.cn.

Research progress on scaling technology of amorphous indium gallium zinc oxide thin-film transistors

  • State Key Laboratory of Fabrication Technologies for Integrated Circuits, Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China

    • Corresponding authors: E-mail: lunianduan@ime.ac.cn.;  E-mail: lingli@ime.ac.cn.

  • 摘要: 在后摩尔时代, 氧化物薄膜晶体管, 特别是以非晶铟镓锌氧化物为代表的宽禁带半导体晶体管, 因其低温制备工艺、与后道工艺的良好兼容性以及优异的电学性能而备受关注, 被广泛应用于显示、单片三维集成以及存储等领域. 本文聚焦于非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术, 概述了平面与垂直器件结构中沟道长度微缩、接触长度微缩等研究进展, 并对其在单片三维集成及高密度存储等领域的应用前景进行了总结和展望.
    Abstract: In the post-Moore era, oxide thin-film transistors (TFTs), particularly wide-bandgap semiconductor transistors represented by amorphous indium gallium zinc oxide (a-IGZO), have attracted significant attention due to their low-temperature fabrication process, excellent compatibility with back-end-of-line (BEOL) processes, and outstanding electrical performance. These devices have been widely applied in fields such as displays, monolithic three-dimensional (3D) integration, and memory technologies. This article focuses on the dimensional scaling technology of a-IGZO TFTs, especially two key dimensions—channel length (Lch) and contact length (LC)—to enhance density and performance. For channel scaling, architectural innovations such as dual-gate structures have been instrumental in mitigating short-channel effects, enabling devices with Lch scaled down to 30 nm to achieve a near-ideal subthreshold swing of 63.4 mV/decade and a high transconductance of 559 μS/μm. Concurrently, vertical transistor designs, like channel-all-around architectures, have successfully pushed Lch to 50 nm while maintaining excellent gate control and leakage currents below 10–17 A/μm. Regarding contact scaling, interface engineering and optimized deposition processes have reduced the contact length to 20–40 nm, achieving a minimal contact pitch of 80 nm and a low specific contact resistivity. These developments highlight the strong potential of scaled a-IGZO TFTs. This article also summarizes and prospects their application potential in monolithic 3-dimensional integration and high-density memory fields.
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  • 图 1  (a) a-Si:H(左)和a-IGZO(右)的电子云示意图; (b)晶体和非晶IGZO霍尔迁移率示意图; (c) a-IGZO晶体管的输出曲线; (d) a-IGZO晶体管的SEM图像; (e) IGZO晶体管的跨导曲线, 最大跨导125 μS/μm@VDS = 1 V; (f) a-IGZO晶体管的输出曲线, 导通电流350 μA/μm@(VGS–VT = 3.0 V, VDS = 2.5 V); (g) CAA-IGZO晶体管示意图; (h) CAA-IGZO晶体管截面TEM图像; (i) CAA-IGZO晶体管的转移曲线(CD = 50 nm)[39–41,45]

    Figure 1.  (a) Electron cloud schematics of a-Si:H (left) and a-IGZO (right); (b) schematic of hole mobility in crystalline and amorphous IGZO; (c) output curves of an a-IGZO transistor; (d) SEM image of an a-IGZO transistor; (e) transconductance curve of an IGZO transistor, with a maximum transconductance of 125 μS/μm @ VDS = 1 V; (f) output curves of an a-IGZO transistor, with an on-current of 350 μA/μm @ (VGS – VT = 3.0 V, VDS = 2.5 V); (g) schematic of a CAA-IGZO transistor; (h) cross-sectional TEM image of a CAA-IGZO transistor; (i) transfer curve of a CAA-IGZO transistor (CD = 50 nm) [39–41,45].

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    图 2  (a) 双栅a-IGZO晶体管的结构示意图; (b), (c)双栅a-IGZO晶体管的转移特性曲线以及亚阈值摆幅(Lch = 30 nm); (d)垂直双栅IGZO晶体管的截面TEM图像; (e), (f)垂直双栅IGZO晶体管的转移特性曲线以及跨导, 导通电流为45.5 μA/μm@ (Vth+1) V (Lch = 120 nm)[46,47]

    Figure 2.  (a) Schematic diagram of a dual-gate a-IGZO transistor structure; (b), (c) transfer characteristic curve and subthreshold swing of the dual-gate a-IGZO transistor (Lch = 30 nm); (d) cross-sectional TEM image of a vertical dual-gate IGZO transistor; (e), (f) transfer characteristic curve and transconductance of the vertical dual-gate IGZO transistor, with an on-current of 45.5 μA/μm @ (Vth + 1) V (Lch = 120 nm)[46,47].

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    图 3  (a)接触间距、接触长度以及沟道长度定义示意图; (b)接触间距为80 nm的短沟道器件截面TEM图像; (c)器件接触长度从40 nm微缩到30 nm时的转移特性曲线(Lch = 40 nm); (d)高性能双栅IGZO晶体管截面TEM图像; (e)超缩放CGP氧化铟晶体管截面TEM图像; (f) Lch = 80 nm, 沟道厚度为2 μm, LC从1 μm缩放至40 nm时晶体管的转移曲线[48–50]

    Figure 3.  (a) Schematic diagram defining contact pitch, contact length, and channel length; (b) cross-sectional TEM image of a short-channel device with a contact pitch of 80 nm; (c) transfer characteristic curves of devices when the contact length is scaled from 40 nm to 30 nm (Lch = 40 nm); (d) cross-sectional TEM image of a high-performance dual-gate IGZO transistor; (e) cross-sectional TEM image of an ultra-scaled CGP indium oxide transistor; (f) transfer curves of transistors with Lch = 80 nm and a channel thickness of 2 μm, as the contact length (LC) is scaled from 1 μm to 40 nm [48–50].

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出版历程
  • 收稿日期:  2025-12-19
  • 刊出日期:  2026-04-20

非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术研究进展

    通讯作者: E-mail: lunianduan@ime.ac.cn.; 
    通讯作者: E-mail: lingli@ime.ac.cn.
    作者简介: 第一作者.E-mail: hanyuenan25@ime.ac.cn
  • 中国科学院微电子研究所, 集成电路制造技术全国重点实验室, 北京　100029
  • 收稿日期:  2025-12-19

摘要: 在后摩尔时代, 氧化物薄膜晶体管, 特别是以非晶铟镓锌氧化物为代表的宽禁带半导体晶体管, 因其低温制备工艺、与后道工艺的良好兼容性以及优异的电学性能而备受关注, 被广泛应用于显示、单片三维集成以及存储等领域. 本文聚焦于非晶铟镓锌氧化物薄膜晶体管的尺寸微缩技术, 概述了平面与垂直器件结构中沟道长度微缩、接触长度微缩等研究进展, 并对其在单片三维集成及高密度存储等领域的应用前景进行了总结和展望.

English Abstract

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    1.   引　言

    • 自20世纪戈登·摩尔提出“摩尔定律”以来, 集成电路产业便以此为核心发展并持续演进. 作为半导体领域的核心规律, 摩尔定律认为: 芯片单位面积内集成的晶体管数量约每18—24个月实现翻倍[1–4]. 这一规律的本质驱动力源于晶体管尺寸的持续微缩——通过不断缩减器件关键尺寸, 集成电路不仅实现了制造成本的优化, 更在性能提升与集成密度突破上取得了跨越式发展. 但是, 传统硅基晶体管的沟道长度(channel length, Lch)在持续微缩至10 nm以下时, 漏源电压(VDS)对沟道的影响显著增强, 导致栅控能力下降, 进而引发亚阈值摆幅(subthreshold swing, SS)升高、漏致势垒降低(drain-induced barrier lowering, DIBL), 以及关态电流增大等一系列短沟道效应. 因此, 如何在后摩尔时代保证集成电路产业继续沿着“摩尔定律”发展成为了产业内新的挑战, 而单片三维集成技术的诞生为突破尺寸微缩瓶颈提供了新的思路. 该技术将兼容后道工艺(back-end-of-line, BEOL)的晶体管垂直堆叠于前道工艺制备的晶体管或器件阵列之上[5], 在显著提升集成密度的同时, 也为电路功能的多样化设计开辟了新的可能. 在这一技术背景下, 薄膜晶体管(thin film transistor, TFT)凭借其高成本效益、大规模制造潜力以及与后道工艺良好兼容性[6–12], 展现出重要价值. 然而, 当前多数商用TFT材料的载流子迁移率仍显著低于晶体硅的水平[13–16]. 在众多TFT技术中, 氧化物TFT展现出独特的优势: 其不仅继承了传统非晶硅TFT的工艺优势, 更将载流子迁移率提升了1个数量级, 显著缩小了与晶体硅在性能上的差距, 同时还具备极低的关态电流这一特性.

      近年来, 随着氧化物TFT在高密度存储、三维集成等领域的快速发展[17–27], 对其尺寸、功耗、集成密度与性能的要求日趋严苛[28]. 在动态随机存取存储器(dynamic random access memory, DRAM)领域, 传统DRAM单元通常由一个晶体管与一个独立电容构成. 由于该电容往往需要借助特殊工艺才能实现高密度堆叠, 因而难以与标准数字硅基互补金属氧化物半导体(complementary metal-oxide-semiconductor, CMOS)工艺完全兼容, 也不易在所有工艺类型及技术节点中与逻辑电路实现高效集成. 在此背景下, 基于氧化物TFT的无电容动态随机存储器结构成为研究热点. 该结构仅需两个晶体管即可实现存储功能. 其中, 以非晶铟镓锌氧化物(amorphous indium-gallium-zinc oxide, a-IGZO)为代表的氧化物半导体材料, 凭借其宽禁带导致的极低的关态漏电流, 使氧化物TFT能同时承担读取晶体管与存储电容的作用[29,30]. 这种创新结构不仅摒弃了独立的电容, 从而获得了显著的面积优势, 还能够完全兼容主流数字CMOS技术[31–37]. 然而, 若要充分发挥这种无电容DRAM结构的密度与性能潜力, 则对氧化物TFT器件本身提出了更高要求. 当前, 传统大尺寸TFT在应用对高集成度、高性能的应用场景时已力不从心, 难以满足上述需求. 因此, 推进氧化物TFT的尺寸微缩成为关键的技术突破方向. 这一举措不仅能通过缩小器件尺寸进一步提升集成密度, 还有助于优化开关速度等核心性能指标, 推动该技术向更高水平发展.

      本综述将聚焦于氧化物TFT的尺寸微缩, 系统梳理近年来业界在a-IGZO TFT微缩领域取得的研究进展. 内容涵盖平面与垂直单栅晶体管、双栅晶体管, 以及晶体管接触长度(contact length, LC)微缩技术等多个方面. 最后, 对该领域当前面临的主要挑战与未来发展趋势进行总结与展望.

    2.   单栅a-IGZO TFT的沟道长度微缩

    • 2004年, Hosono等[38,39]首次提出了a-IGZO材料, 并以其为沟道材料成功制备出了a-IGZO TFT. 该TFT的霍尔迁移率可达约10 cm2/(V·s), 和传统非晶硅(a-Si:H)相比提升了1个数量级. 同为非晶半导体, a-Si:H 依靠共价键结合, 其载流子通过sp3杂化轨道输运. 由于sp3杂化轨道方向性强, 且键角变化会显著影响电子能级, 同时存在高密度的深能级带尾态, 导致其载流子迁移率较低. 与之相比, a-IGZO材料的导带底具有高度离子性特征, 相邻金属的ns轨道可以直接重叠, 轨道形状表现为各向同性, 对键角变化不敏感(如图1(a)). 因此, 其霍尔迁移率与晶态氧化物半导体相近(如图1(b)), 显著优于共价键结合的非晶半导体.

      自a-IGZO材料提出以来, 其所展现出的显著优势在学术界与产业界均引发了持续且广泛的关注, 并促使众多科研人员和产业人员对其展开深入研究. 目前, a-IGZO已在平板显示等领域实现商业应用, 同时在单片三维集成及新型存储等领域展现出重要的应用研究潜力. 为进一步拓展其在先进集成电路与高密度集成系统中的应用, 推动a-IGZO晶体管向更小尺寸发展, 从而提升集成密度与系统性能, 已成为当前直接且至关重要的技术发展路径. 这一路径的实施, 对于突破现有技术瓶颈、满足未来电子设备对高集成度和高性能的需求具有重大意义.

      随着尺寸微缩技术的持续演进, 科研领域的前沿探索已深入至纳米级尺度范畴. 以2020年超大规模集成电路技术与电路研讨会(Symposium on VLSI Technology and Circuits, VLSI)为例, Samanta等[41]在该会议上成功展示了一款沟道长度精进至38 nm的a-IGZO TFT, 标志着该领域的一项重要进展. 该器件的SEM图像如图1(d)所示, 其源极和漏极电极通过电子束光刻进行图案化. 通过将沟道长度微缩至38 nm, 该器件在载流子浓度约为5×1012 cm–2时, 实现了34 cm2/(V·s)的最高有效迁移率, SS低至74.4 mV/decade, 且沟道厚度从6 nm微缩至3.6 nm时, 器件的迁移率无明显衰减. 同时, 该器件在VDS为1 V时实现了125 μS/μm的最高跨导(如图1(e)), 在VGS-VT = 3.0 V, VDS = 2.5 V时实现了350 μA/μm的高导通电流. 在VDS分别为0.1和1 V时, 其SS分别为87 mV/decade和210 mV/decade, DIBL为187 mV/V, 器件的电学特性如图1(e), (f)所示.

      相较于传统平面TFT, 垂直TFT具有更小尺寸, 其核心优势在于器件结构的“维度重构”. 与传统平面结构不同, 垂直TFT的源极和漏极不共面, 而是通过隔离层(绝缘材料)垂直分隔, 沟道位于源极和漏极之间并附着于隔离层垂直侧壁, 导电载流子呈垂直方向流动, 从根本上突破了横向布局的尺寸限制. 自垂直TFT首次报道以来, 短沟道垂直TFT领域的研究与技术成果, 已显著超越同期短沟道平面TFT[42–44]. Duan等[45]在2021年创新性地提出了环沟道(chanel-all-around, CAA)垂直IGZO TFT(如图1(g)). 该晶体管的沟道呈垂直方向, 沟道从全方向环绕栅极, 有效增大了沟道宽度, 从而使晶体管具备更优异的电荷控制能力与电学性能. 图1(h)展示了该团队制备的具有130 nm关键尺寸和50 nm沟道长度的器件的截面TEM图像, 器件具有大于30 μA/μm的开态电流和低于1.8 × 10–17 A/μm的极低漏电流(如图1(i)).

    3.   双栅a-IGZO TFT的沟道长度微缩

    • 晶体管的特征尺寸$ \lambda $可由公式$ \lambda = \sqrt{{{t}_{\mathrm{b}}{t}_{\text{ox}}/{\varepsilon }_{\mathrm{b}}}{{\varepsilon }_{\text{ox}}}} $表示, 其中$ \varphi \left(x\right) $是在源漏方向上的电势分布; $ {t}_{\mathrm{b}} $是半导体厚度; $ {t}_{\text{ox}} $是栅氧化层厚度; $ {\varepsilon }_{\mathrm{b}} $是半导体的介电常数; $ {\varepsilon }_{\text{ox}} $是栅氧化层的介电常数. 如果想大幅提升a-IGZO晶体管的电学性能, 超短的沟道长度是不可或缺且起决定性作用的关键要素. 但是, 如果仅单纯地缩短沟道长度, 而未同步对器件的特征尺寸进行相应的微缩, 则制备出的器件会产生严重的短沟道效应, 其中包括: DIBL效应、SS增大、阈值电压卷曲(Vt roll-off)等. 所以, 想要实现一个超短沟道的a-IGZO晶体管, 就需要尽可能地缩小器件的特征尺寸.

      在长沟道器件中, 缺陷态的分布呈现相对均匀的特征. 然而, 当沟道长度缩短至 50 nm以下时, 由于沟道体积的显著减小, 界面处缺陷态在整体缺陷态中的占比大幅增大. 在强横向电场的作用下, 缺陷态有可能沿沟道方向呈现出非均匀分布的状态. 具体地, 靠近漏端的高场区域, 缺陷激活能降低, 这会导致陷阱辅助隧穿电流增大. 同时, 漏致势垒降低效应和阈值电压卷曲现象会进一步放大缺陷态对器件电学性能的影响. 特别是深能级陷阱, 在高压条件下会成为载流子的复合中心, 进而加剧器件亚阈值特性的退化. 因此, 当制备的单栅a-IGZO晶体管沟道长度微缩至50 nm以下时, 通过电学性能测试能够清晰地观察到较为显著的短沟道效应. 这一现象表明, 在沟道长度进入纳米尺度后, 晶体管的电学特性受到短沟道效应的影响较为突出, 对器件性能的优化和稳定控制提出了新的挑战.

      为增强栅极对沟道的静电控制能力并抑制短沟道效应, 双栅结构被广泛引入. 采用双栅结构的原因是, 在两个栅极的作用下, a-IGZO中的电子积累现象不再局限于下表面, 而是会在半导体的上下表面同时形成沟道. 由于半导体厚度相对较薄, 上下沟道会发生交叠, 使得载流子趋向聚集在交叠区域. 这种聚集效应能有效减小界面缺陷、粗糙度及界面态对迁移率的影响, 从而提升器件的开态电流. 同时, 双栅结构可进一步增强栅极的静电控制能力, 有效降低晶体管的亚阈值摆幅、漏致势垒降低效应与关态电流. 基于三维泊松方程$ \dfrac{\mathrm{d}{E}_{x}}{{\mathrm{d}}_{x}}+\dfrac{\mathrm{d}{E}_{y}}{{\mathrm{d}}_{y}}+\dfrac{\mathrm{d}{E}_{z}}{{\mathrm{d}}_{z}}=-\dfrac{\rho }{\varepsilon } $ 可知, 由于该方程左侧为电场梯度之和, 在特定物理条件下可视为一个定值, 因此无论是顶栅、背栅或沟道侧面栅的栅控能力增强都会减弱源漏电压对沟道的影响. 通过对相关物理模型和边界条件分析与计算, 能够推导双栅晶体管的特征尺寸公式$ {\lambda }_{2}= {{{t}_{\mathrm{b}}{t}_{\text{ox}}{\varepsilon }_{\mathrm{b}}}/({{2\varepsilon }_{\text{ox}}})} $. 与单栅晶体管的特征尺寸相比, 双栅晶体管的特征尺寸是其$ \sqrt{{1}/{2}} $倍, 这一数学结果从理论上证实了双栅结构在晶体管尺寸微缩方面具有显著优势.

      2022年Chen等[46]报道了一种沟道长度为30 nm的超薄双栅a-IGZO晶体管(如图2(a)). 通过采用的双栅结构, 该晶体管最小亚阈值摆幅仅为63.4 mV/decade, 接近理论理想值60 mV/decade, 同时具备10 mV/V的低漏致势垒降低及高达559 μS/μm的最高跨导. 得益于双栅结构对沟道的增强静电控制, 其跨导和静态导通性能均优于此前报道的单栅器件, 相关电学特性如图2(b), (c)所示. 为进一步突破器件微缩极限、提升三维集成密度, Liao等[47]在2024年提出了一种新型垂直沟道双栅IGZO TFT结构(如图2(d)), 并将其应用于高密度DRAM单元中. 该器件采用120 nm沟道长度的垂直结构, 在双栅协同调控下表现出了优异的电学性能: 在VGS – VT = 1.0 V, VDS = 1 V时实现了45.5 μA/μm的高开态导通电流和68 mV/decade的SS (如图2(e), (f)). 上述研究结果不仅验证了垂直双栅结构在纳米尺度下具备良好的栅控能力, 也充分彰显了该技术在推动集成电路向更高集成密度发展以及实现更低功耗运行方面所体现的巨大应用潜力.

    4.   a-IGZO TFT的接触长度微缩

    • 在晶体管的整体微缩架构中, 接触间距(contact pitch, CP)是决定芯片集成密度的关键参数, 其物理定义为沟道长度(Lch)与接触长度(LC)之和(如图3(a)). 因此, 要实现晶体管尺寸的根本性微缩, 就必须针对沟道长度与接触长度开展协同优化与同步缩减.

      沟道长度的缩短有助于提升载流子输运效率、增大沟道电流密度, 从而改善器件的开关速度与响应特性. 然而, 接触区域的载流子传输高度依赖于金属-半导体界面特性. 当接触长度减小时, 有效接触面积会显著降低, 同时界面散射效应会显著加剧, 进而导致接触电阻呈指数型上升, 最终可能引发器件性能恶化, 甚至在一定程度上部分抵消沟道微缩所带来的性能提升优势. 尽管a-IGZO TFT在沟道长度微缩方面已取得显著进展, 其器件尺寸已从微米级逐步推进至数十纳米量级. 然而, 在接触长度缩放、接触电阻有效控制以及界面可靠性维持等关键问题上, 仍缺乏系统性解决方案. 这些挑战已成为制约氧化物晶体管向更高集成密度与更优综合性能方向发展的关键瓶颈.

      氧化物TFT在尺寸微缩过程中, 接触电阻的问题日益显著, 已成为制约其性能提升的关键. 近年来, 研究人员关注的焦点逐步从沟道结构优化转向接触界面的精细化调控. 2024年, Wu等[48]针对双栅IGZO薄膜晶体管的接触长度微缩展开了深入的实验探究, 通过在超高真空条件下沉积源漏金属, 实现了低至340 Ω·μm的接触电阻(Rn)与 1.72×10–7 Ω·cm2的接触电阻率(ρn). 同时, 通过将接触长度(LC)从300 nm微缩到20 nm, 发现长沟道的器件性能无明显退化, 而短沟道的器件在LC小于30 nm时性能显著下降(如图3(c)). 最终, Wu等[48]制备出了接触间距达80 nm (其中LC为 40 nm、沟道长度Lch为40 nm)的高性能短沟道器件(如图3(b)), 该器件实现了68.4 μA/μm的超高导通电流与83.4 mV/decade的低亚阈值摆幅.

      为系统性地探究接触长度微缩, 优化接触电阻, 并充分结合双栅结构所具备的高静电控制与氧环境退火的钝化效应, 确保器件在沟道长度与接触长度缩放后仍具备高可靠性与高性能, Zhao等[49]进一步针对单栅和双栅IGZO薄膜晶体管开展研究, 探究其在接触长度从200 nm微缩至40 nm时的性能. 研究结果表明, 双栅IGZO晶体管具有优异的性能(如图3(d)): 在室温条件下, 器件实现了60 mV/decade的低亚阈值摆幅; 当温度升高至380 K时, 器件仍能保持76 mV/decade的低亚阈值摆幅. 在器件沟道长度为35 nm、接触长度为80 nm的条件下, 其跨导超过1 mS/μm, 导通电流高达1.93 mA/μm. 进一步微缩接触长度至40 nm时, 器件性能仍保持良好, 跨导超过0.75 mS/μm、导通电流超过1.33 mA/μm.

      在更为广泛的氧化物半导体体系中, 接触微缩研究亦取得重要进展. Lin等[50]针对超薄氧化铟场效应晶体管, 深入探究了接触长度与接触栅距(CGP = Lch+LC)的缩放特性(如图3(e)). 该团队研究发现, 通过将氧化铟沟道厚度从1.2 nm增至2 nm, 能够借助量子限制效应调控金属/氧化铟接触的肖特基势垒高度, 实现其从正到负的转变. 这一转变使传输长度从76 nm大幅降低至36 nm. 基于此优化措施, 所制备的晶体管在80 nm超缩放CGP条件下, 实现了氧化物半导体场效应晶体管中的最低接触电阻为140 Ω·μm, 以及最大漏极电流(ID, max)为1.57 mA/μm (如图3(f)). 这一成果为后道兼容的单片三维集成技术提供了关键支撑.

    5.   总结与展望

    • 氧化物TFT以其优异的电学性能、低温制备工艺以及与后道工艺(BEOL)的良好兼容性, 已成为后摩尔时代集成电路发展的重要方向之一. 特别是在传统硅基CMOS器件面临短沟道效应制约、微缩进程趋缓的背景下, a-IGZO TFT凭借其非晶态结构下的高迁移率、低关态电流和良好的界面特性, 在单片三维集成与高密度存储等领域展现出巨大的应用潜力. 本篇综述主要对a-IGZO TFT在尺寸微缩进程中的相关研究进行了系统性概述, 内容涵盖单栅器件、双栅器件以及接触长度微缩等关键领域方面的相关研究.

      在单片三维集成领域, 通过在垂直方向上堆叠多层器件, 显著提升了芯片的集成密度与功能多样性. 在结构方面, 垂直沟道TFT(如CAA结构)通过“维度重构”突破了平面布局的物理限制, 实现了沟道长度的进一步缩短(已达50 nm以下), 同时保持了优异的栅控能力与电学性能. 双栅结构的引入进一步增强了栅极对沟道的静电控制, 有效抑制了短沟道效应, 使得a-IGZO TFT在30 nm沟道长度下仍能实现接近理想值的亚阈值摆幅(63.4 mV/decade)与低DIBL(10 mV/V). 这些结构创新与工艺优化, 为a-IGZO TFT在三维集成领域的发展提供了关键技术支持. 在接触微缩方面, 随着器件尺寸的不断缩小, 接触电阻成为影响性能的关键因素. 通过优化金属/半导体界面、采用超高真空沉积工艺, 可实现低至340 Ω·μm的接触电阻, 接触长度可微缩至20—40 nm, 接触间距达到80 nm. 在高密度存储领域, 特别是DRAM中, a-IGZO TFT因其极低的关态电流(可低于10–17 A/μm), 被广泛应用于无电容DRAM结构. 该结构仅需两个晶体管即可实现存储功能, 其中a-IGZO TFT同时承担读取与存储作用, 从而省去独立电容, 大幅提升存储密度.

      尽管a-IGZO TFT在尺寸微缩方面已取得显著进展, 但仍面临若干挑战. 当沟道长度低于30 nm时, 界面缺陷态的负面效应显著增强, 导致亚阈值特性退化与漏电流增大, 严重影响器件性能的稳定性. 随着接触长度持续缩小, 接触电阻呈指数级上升, 并且界面热稳定性以及电迁移可靠性面临严峻考验, 成为制约器件进一步微缩的关键. 此外, 对于无电容DRAM等存储结构, 数据保留时间与读写耐久性仍需进一步提升, 以满足实际存储应用的需求.

      展望未来, a-IGZO TFT的尺寸微缩技术将继续沿着关键方向持续推进. 一方面, 积极探索全环栅(GAA)结构、纳米片结构等新型晶体管结构, 通过优化结构设计进一步增强栅控能力, 从而有效抑制短沟道效应, 提升器件性能. 另一方面, 结合电路设计与架构创新, 充分发挥a-IGZO TFT在三维集成与存储系统中的性能优势, 推动其在高密度、高性能存储与集成领域的应用与发展.

    参考文献 (50)

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