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二次外延异质结构介导的倾斜沟道GaN基p型晶体管制备与特性

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杨飏, 黄森, 付星宇, 郭富强, 姚毅旭, 邓可心, 刘剑飞, 王鑫华, 高新国, 魏珂, 刘新宇, 杨学林, 沈波. 二次外延异质结构介导的倾斜沟道GaN基p型晶体管制备与特性[J]. 物理学报, 2026, 75(8): 080805. doi: 10.7498/aps.75.20260336
引用本文: 杨飏, 黄森, 付星宇, 郭富强, 姚毅旭, 邓可心, 刘剑飞, 王鑫华, 高新国, 魏珂, 刘新宇, 杨学林, 沈波. 二次外延异质结构介导的倾斜沟道GaN基p型晶体管制备与特性[J]. 物理学报, 2026, 75(8): 080805. doi: 10.7498/aps.75.20260336
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Yang YANG, Sen HUANG, Xingyu FU, Fuqiang GUO, Yixu YAO, Kexin DENG, Jianfei LIU, Xinhua WANG, Xinguo GAO, Ke WEI, Xinyu LIU, Xuelin YANG, Bo SHEN. Fabrication and properties of slanted-channel GaN-based p-type transistors via regrown heterostructure[J]. Acta Physica Sinica, 2026, 75(8): 080805. doi: 10.7498/aps.75.20260336
Citation: Yang YANG, Sen HUANG, Xingyu FU, Fuqiang GUO, Yixu YAO, Kexin DENG, Jianfei LIU, Xinhua WANG, Xinguo GAO, Ke WEI, Xinyu LIU, Xuelin YANG, Bo SHEN. Fabrication and properties of slanted-channel GaN-based p-type transistors via regrown heterostructure[J]. Acta Physica Sinica, 2026, 75(8): 080805. doi: 10.7498/aps.75.20260336
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二次外延异质结构介导的倾斜沟道GaN基p型晶体管制备与特性

  • 1.

    中国科学院微电子研究所, 高频高压中心, 北京　100029

  • 2.

    中国科学院大学, 北京　100049

  • 3.

    北京大学物理学院, 北京　100871

    • 作者简介: 杨飏.E-mail: yangyang24@ime.ac.cn .
    通讯作者: E-mail: huangsen@ime.ac.cn.; 

Fabrication and properties of slanted-channel GaN-based p-type transistors via regrown heterostructure

  • 1.

    Institute of Microelectronics, Chinese Academy of Sciences, Beijing 100029, China

  • 2.

    University of Chinese Academy of Sciences, Beijing 100049, China

  • 3.

    School of Physics, Peking University, Beijing 100871, China

    • Corresponding author: E-mail: huangsen@ime.ac.cn.; 

  • 摘要: 氮化镓(GaN)基p型场效应晶体管(p-FETs)是实现高性能GaN集成电路的关键器件, 但国内外报道的器件通常依赖栅下p-GaN层刻蚀来获得较高的开关电流比, 由此引发的界面和表面损伤会导致阈值电压回滞并恶化亚阈值摆幅. 本文提出一种栅区位于半极性面的GaN基p-FETs, 该结构无需刻蚀栅下p-GaN层, 通过在极化强度较低的半极性晶面上形成栅下沟道, 有效削弱极化诱导的背景空穴积累并增强栅控能力, 从而在工作电压范围内实现对栅下空穴沟道的完全关断. 该器件具有4.3×106的开关电流比、157 mV/dec的亚阈值摆幅和0.2 V的阈值电压回滞幅度; 其介质层/沟道层界面的界面态密度低至1.61×1012 cm–2/eV. 栅压应力和变温测试结果表明, 无刻蚀损伤的栅下斜沟道结构能够同时改善GaN基p-FETs的开关特性与稳定性, 为单片GaN基互补逻辑器件提供了可行的结构方案.
    Abstract: The development of high-performance GaN-based p-FETs (p-type field effect transistors) is critical for enabling monolithic complementary integration in all-GaN power systems, yet their progress is hindered by poor on/off current ratios (~102) due to the difficulty in depleting the two-dimensional hole gas (2DHG) channel. While recessed-gate structures fabricated by dry etching can improve the switching ratio to ~105, they introduce interface damage and threshold voltage hysteresis (ΔVTH). Subsequent repair techniques, such as NMP solution treatment or oxygen/hydrogen plasma processing, partially mitigate these issues but still suffer from suboptimal subthreshold swing, ΔVTH, and added process complexity. Further improvements are needed to achieve robust, high switching ratio p-FETs without excessive post-processing.To address this issue, this paper designs and fabricates a slanted-channel GaN-based p-FET that eliminates the need for etching the p-GaN layer under the gate. Unlike conventional p-FETs that rely on precise etching of the p-GaN layer to achieve channel pinch-off, semipolar gate structure enables depletion region extension to the 2DHG channel under zero gate bias by weakening polarization-induced ionization of acceptor impurities. This mechanism facilitates effective channel pinch-off without aggressive etching, offering a new pathway to achieve high switching ratios in GaN p-FETs.The fabricated device achieves excellent switching characteristics (Ion/Ioff = 4.3×106) and a low subthreshold swing (SS = 157 mV/dec). Since the fabrication process avoids etching the p-GaN channel layer, the dielectric/channel layer interface exhibits a low interface state density (approximately 1.61×1012 cm–2·eV–1), resulting in excellent device stability under gate bias stress and temperature variations. This structure provides an innovative pathway for advancing the performance of GaN-based p-FETs.
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  • 图 1  (a)倾斜沟道p-FETs的三维结构示意图; (b)主要工艺流程

    Figure 1.  (a) Three-dimensional structure of the slanted-channel p-FETs; (b) main process flow.

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    图 2  (a)斜沟道GaN基p-FET的SEM图像; (b)栅极区域放大SEM图像; (c)制备的斜沟道器件关键尺寸示意图及详细参数

    Figure 2.  (a) SEM image of the slanted-channel GaN p-FET; (b) SEM image showing a magnified view of the gate region; (c) schematic diagram of key dimensions and detailed parameters of the fabricated p-FETs.

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    图 3  基于TLM测试数据的线性拟合曲线

    Figure 3.  Linear fitting curves extracted from the TLM measurement data.

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    图 4  (a) 直流转移特性曲线; (b) 直流输出特性曲线

    Figure 4.  (a) DC I-V transfer curve; (b) DC I-V output curves

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    图 5  界面极化负电荷面密度|σb|随倾斜角度θ的变化关系

    Figure 5.  Interface polarization negative charge sheet density |σb| as a function of slanted angle θ.

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    图 6  相同结构的(a) c面和 (b) m面外延层在VGS = 0 V时的能带图

    Figure 6.  Band diagrams of epitaxial layers with the same structure on (a) c-plane and (b) m-plane at VGS = 0 V.

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    图 7  (a)不同最大栅压(VGS,max)下的双向扫描转移特性曲线; (b)提取的阈值电压回滞幅度(ΔVTH)随VGS,max的变化关系; (c)施加不同时长VGS(stress)后的双向扫描转移特性曲线; (d)提取的ΔVTH随应力时长的变化关系

    Figure 7.  (a) Dual-sweep transfer curves of different VGS,max; (b) extracted ΔVTH plotted against the VGS,max; (c) dual-sweep transfer characteristics under VGS(stress) with different stress durations; (d) extracted relationship between ΔVTH and stress time.

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    图 8  (a)斜沟道GaN基p-FET的变温双向扫描转移特性; (b) ΔVTH随温度的变化关系

    Figure 8.  (a) Temperature-dependent dual sweep transfer characteristics of the slanted-channel GaN p-FET; (b) ΔVTH plotted against temperature.

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    图 9  本工作和国内外报道的GaN基p-FETs　(a)亚阈值摆幅(SS)和开关电流比(Ion/Ioff); (b)阈值电压回滞幅度(ΔVTH)和开关电流比(Ion/Ioff)的对应关系

    Figure 9.  Comparison of the fabricated GaN p-FETs in this work with previously reported GaN-based p-FETs in terms of (a) subthreshold swing (SS) versus on/off current ratio (Ion/Ioff) and (b) threshold voltage hysteresis (ΔVTH) versus on/off current ratio (Ion/Ioff).

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    [31] Chowdhury N, Xie Q, Palacios T 2022 IEEE Electron Device Lett. 43 358 doi: 10.1109/LED.2022.3140281
    [32] Jin H, Jiang Q M, Huang S, Wang X H, Wang Y J, Ji Z C, Dai X Y, Feng C, Fan J, Wei K, Liu J X, Zhong Y Z, Sun Q, Liu X Y 2022 IEEE Electron Device Lett. 43 1191 doi: 10.1109/LED.2022.3184998
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出版历程
  • 收稿日期:  2026-03-09
  • 刊出日期:  2026-04-20

二次外延异质结构介导的倾斜沟道GaN基p型晶体管制备与特性

    通讯作者: E-mail: huangsen@ime.ac.cn.; 
    作者简介: 杨飏.E-mail: yangyang24@ime.ac.cn
  • 1. 中国科学院微电子研究所, 高频高压中心, 北京　100029
  • 2. 中国科学院大学, 北京　100049
  • 3. 北京大学物理学院, 北京　100871
  • 收稿日期:  2026-03-09

摘要: 氮化镓(GaN)基p型场效应晶体管(p-FETs)是实现高性能GaN集成电路的关键器件, 但国内外报道的器件通常依赖栅下p-GaN层刻蚀来获得较高的开关电流比, 由此引发的界面和表面损伤会导致阈值电压回滞并恶化亚阈值摆幅. 本文提出一种栅区位于半极性面的GaN基p-FETs, 该结构无需刻蚀栅下p-GaN层, 通过在极化强度较低的半极性晶面上形成栅下沟道, 有效削弱极化诱导的背景空穴积累并增强栅控能力, 从而在工作电压范围内实现对栅下空穴沟道的完全关断. 该器件具有4.3×106的开关电流比、157 mV/dec的亚阈值摆幅和0.2 V的阈值电压回滞幅度; 其介质层/沟道层界面的界面态密度低至1.61×1012 cm–2/eV. 栅压应力和变温测试结果表明, 无刻蚀损伤的栅下斜沟道结构能够同时改善GaN基p-FETs的开关特性与稳定性, 为单片GaN基互补逻辑器件提供了可行的结构方案.

English Abstract

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    1.   引　言

    • 全氮化镓(GaN)功率集成是下一代高效功率系统的核心发展方向[1,2]. 当前GaN功率体系以n型高电子迁移率晶体管(high electron mobility transistor, HEMT)为核心, 缺乏高稳定性p-FETs (p-type field effect transistors), 无法实现单片互补集成, 只能依赖外接Si器件, 严重限制系统集成度、开关速度与能效. 高性能GaN基p-FETs是突破该瓶颈的核心, 可实现驱动与功率管单片集成[3,4], 大幅缩减寄生参数, 提升功率密度与长期可靠性, 满足AI高密度供电等场景的严苛需求. 然而, 由于p型GaN中的受主电离率较低[5], p-FETs主要是通过利用极化诱导的p-GaN/AlGaN界面的二维空穴气(two dimensional hole gas, 2DHG)以实现载流子浓度的提升[6–8]. 2DHG的引入虽然显著减小了导通电阻, 但也导致在p-FETs栅源电压VGS的工作范围内(通常为–12 — 5 V), 无法完全关断栅下的2DHG沟道. 因此, 即便施加足够正的栅源电压(VGS = 6 V), p-FETs的开关电流比仍然较差(~102) [9,10].

      提升GaN基p-FETs开关电流比的常见方法是采用凹槽栅结构, 即通过干法刻蚀去除栅极下方的部分p-GaN层, 使栅下的耗尽区向p-GaN/AlGaN界面处空穴沟道的扩展[11], 实现在栅源电压VGS的工作范围内栅下空穴沟道的夹断. 基于此方法, Chowdhury等[11]成功制备出开关电流比达到105的p-FETs. 然而, 干法刻蚀过程中的离子轰击可能会对栅极区域和p-GaN沟道造成损伤, 并在介质层/沟道层界面引入界面态[12], 进而导致亚阈值摆幅(SS)恶化以及阈值电压回滞等问题. 为了解决刻蚀工艺带来的不利影响, Li等[13]采用刻蚀后NMP溶液湿法处理的方法修复刻蚀损伤, 实现了6×105的高开关电流比, 并将阈值电压回滞幅度由2 V减小至1.1 V. Zheng等[14]展示了一种刻蚀后氧等离子体处理(OPT)的方法, 将关态泄漏电流抑制至约10–7 mA/mm, 并将亚阈值摆幅降低至230 mV/dec. 此外, Yang等[15]通过低功率氢等离子体处理工艺(HPT), 对栅极区域的p-GaN进行了部分钝化, 实现了无需刻蚀栅下p-GaN层的GaN基p-FETs. 该器件具有107的高开关电流比和123.0 mV/dec的亚阈值摆幅. 上述方法均需要对栅下p-GaN沟道层进行额外的工艺处理, 在阈值电压回滞幅度、亚阈值摆幅和开关特性上仍有较大的改进空间.

      本文创新性地提出了一种倾斜沟道GaN基p-FETs器件结构. 该结构利用位于c面和m面之间的半极性面p-GaN/AlGaN异质结具有较低界面极化电荷面密度的特点, 削弱极化诱导的受主杂质电离效应, 从而使得栅下p-GaN层中的空穴沟道在栅源电压VGS的工作范围内能够被夹断, 进而实现良好的开关特性. 采用 i-GaN/AlGaN/p-GaN异质结二次外延技术制备的该结构器件表现出较小的亚阈值摆幅(SS = 157 mV/dec). 器件具有较小的阈值电压回滞幅度(ΔVTH = 0.2 V), 且在栅压应力及变温测试条件下ΔVTH均小于0.3 V. 相较于国内外报道的GaN基p-FETs, 该器件结构的栅下沟道层未经过刻蚀等易引入损伤的工艺步骤, 有效降低了介质层/沟道层界面的界面态密度(Dit ≈ 1.61×1012 cm–2·eV–1), 因此具有良好的栅控能力和稳定性. 本工作为实现具有良好开关特性的GaN基p-FETs提供了新的可行思路, 对高性能、高稳定性GaN基p-FETs的设计与制备具有重要参考价值.

    2.   斜沟道GaN基p-FETs的结构和制备工艺流程

    • 本文制备的斜沟道GaN基p-FETs的横截面示意图见图1(a). 该器件采用极性面与半极性面的混合结构设计: 在器件的源极接入区、漏极接入区采用c面p-GaN/AlGaN异质结, 充分利用极化诱导的高浓度2DHG以减小导通电阻; 在栅电极下方的沟道区域主要为半极性面(位于c面与m面之间)的p-GaN/AlGaN异质结, 该半极性面与c面的夹角为θ [16].

      器件制备于Si衬底GaN外延平台上. 图1(b)展示了相应的工艺流程. 首先, 采用氯基电感耦合等离子体(ICP)刻蚀工艺刻蚀出台阶高度为H的凹槽作为制备斜沟道p-FETs的容器. 随后进行二次外延生长, 依次沉积100 nm i-GaN层、15 nm Al0.3Ga0.7N势垒层和40 nm p-GaN沟道层, p-GaN沟道层的Mg掺杂浓度为3 × 1019 cm–3. 文献[17]结果表明, i-GaN插入层的引入能够显著抑制二次外延界面处的缺陷对沟道层中载流子的散射作用. 二次外延后的样品在电子束蒸发设备中沉积Ni/Au金属, 剥离后在空气氛围中经550 ℃快速热退火处理1 min形成欧姆接触[18]. 然后采用ICP刻蚀工艺实现器件隔离, 刻蚀深度约为300 nm. 斜沟道p-FETs采用叠层栅介质工艺, 即先用等离子体增强原子层沉积技术(PEALD)淀积4 nm AlN层, 再用等离子体增强化学气相沉积方法(PECVD)沉积20 nm SiNx层. 高质量的AlN/SiNx栅介质叠层能够有效改善界面质量, 降低界面态密度, 从而提升器件的阈值电压稳定性[19]. 之后以光刻胶为掩膜, 采用氟基ICP刻蚀实现源漏欧姆金属上方的介质层开孔. 最后采用电子束蒸发Ti/Au工艺制备栅极金属.

      图2(a), (b)为所制备斜沟道p-FET的扫描电子显微镜(scanning electron microscope, SEM)图像. 器件的关键尺寸示意图和测量值见图2(c), 栅长(倾斜沟道在平面上的投影长度)LG = 400 nm, 栅源间距LGS = 9.8 μm, 栅漏间距LGD = 9.8 μm, 栅宽WG = 80 μm. 沟道倾斜角度θ可以由栅长LG和凹槽深度H计算得到:

      制备的斜沟道p-FETs的LG = 400 nm, 凹槽深度H = 720 nm, 因此沟道倾斜角度θ ≈ 60°.

    3.   结果与讨论

    • 图3展示了二次外延p-GaN/AlGaN异质结的p型欧姆接触特性. 基于TLM的测试结果, 二次外延p-GaN/AlGaN异质结的Rc为36.7 Ω·mm, Rsh为50.4 kΩ/sq, 相较于目前采用较为先进的原位外延工艺制备的p-GaN/AlGaN异质结[19], 通过二次外延工艺制备的p型欧姆接触特性仍有较大的提升空间. 这主要归因于两方面: 一方面, 二次外延p-GaN层在外延过程中受到Si, O等施主杂质的补偿效应, 导致其p型掺杂效率不足[20]; 另一方面, 二次外延形成的p-GaN/AlGaN异质结在晶体质量上仍有待进一步改善[21].

      采用Agilent 4200半导体参数分析仪及三探针配置对斜沟道p-FET的转移特性进行电学表征分析. 测试中源电极接地, 施加漏源电压VDS = –1 V, 栅源电压VGS以0.1 V步长首先从5 V扫描至–12 V, 然后回扫至5 V. 图4(a)为半对数坐标下斜沟道p-FET的双向扫描DC转移特性曲线. 本文定义阈值电压VTH为漏极电流ID达到10–5 mA/mm时所对应的栅源电压VGS, 提取出斜沟道p-FET的VTH为2.5 V. 器件展现出优异的开关性能, 开关电流比超过106, 亚阈值摆幅SS为157 mV/dec. 测试结果验证了斜沟道p-FETs在器件结构与工艺制备上的可行性.

      图4(b)展示了斜沟道p-FET的输出特性. 在VGS = –12 V时, 斜沟道p-FET的导通电阻Ron = 2.66 kΩ·mm, 最大输出电流ID, max = 2.6 mA/mm. 在VGS的负向扫描的过程中, 栅区沟道的空穴浓度逐渐增加, 栅区沟道电阻逐渐降低, 使得源漏欧姆接触电阻、源极接入区电阻(即栅区和源极之间的2DHG串联电阻)、漏极接入区电阻(即栅区和漏极之间的2DHG串联电阻)在导通电阻中所占的比重上升. 因此, 随着栅极过驱动电压的增大, 其对输出电流的提升作用逐渐减弱, 导致漏极电流ID呈现阶梯式上升且增幅逐级减小. 通过增加重掺杂的p++-GaN帽层[22]、提高势垒层中的Al组分[23]以及减小器件尺寸[5]等方法, 器件的ID,max及导通电阻有望得到进一步的优化.

      斜沟道p-FETs良好开关特性(Ion/Ioff > 105)的实现, 源于其栅区位于半极性面的结构特点. 根据(Al)GaN材料极化效应的各向异性模型, 半极性面相较于极性c面具有较低的极化强度, 因此半极性面p-GaN/AlGaN异质结的界面极化电荷面密度更低. 为说明界面极化电荷面密度σb随沟道倾斜角度θ(即半极性面与c面夹角)的变化关系, 本文基于(Al)GaN材料极化效应的各向异性模型对其进行数值计算. 考虑半极性面的倾斜角度θ后, (Al)GaN材料的自发极化强度PSP和压电极化强度PPZ的表达式如下[24]:

      式中Px = 2d15c44εxz, Py = [d31(c11+c12)+d33c13]×(εxx+εyy) + (2d31c13+d33c33)εzz, d15, d31, d33为压电常数, c44, c11, c13, c33为弹性刚度常数, εxz, εxx, εyy, εzz为应变张量. (Al)GaN中的自发极化源于其纤锌矿结构的非中心对称性, 而压电极化则由晶格应力所引起. 本研究中的 p-GaN/AlGaN异质结外延生长于 Si 基GaN衬底之上, 因此 p-GaN 层内仅存在自发极化效应, AlGaN层内则同时存在自发极化效应和压电极化效应. p-GaN/AlGaN界面的极化电荷面密度σb可由如下公式得出:

      图5为基于极化各向异性模型计算得到的界面负电荷面密度|σb|随θ的变化关系. 在θ = 0°时(此时p-GaN/AlGaN异质结位于极化效应最强的c面), p-GaN/AlGaN异质结界面负电荷面密度最高(1.74×1013 cm–2); 当θ增大到60°时(此时p-GaN/AlGaN异质结位于半极性面), 该值降至4.2×1012 cm–2. 随着倾斜角度的进一步增大, 界面负电荷面密度持续减小, 至θ = 90°时趋近于零(此时p-GaN/AlGaN异质结位于非极性m面). 界面极化电荷面密度降低能够减弱栅下p-GaN层中的内建电场强度, 导致受主杂质电离程度下降. 这一变化有助于在VGS = 0 V时夹断栅下p-GaN层中的空穴沟道, 从而推动 p-FETs 实现高开关电流比和增强型工作模式.

      半极性面p-GaN/AlGaN异质结具有较低极化电荷面密度的特点为实现GaN基p-FETs良好的开关特性提供了新的思路. 在国内外已报道的p-FETs中, 良好的开关特性主要依赖对栅下p-GaN层厚度的控制, 较薄的栅下p-GaN层可使耗尽区更靠近p-GaN/AlGaN界面处的空穴沟道, 从而在栅源电压 VGS 的工作范围内实现对空穴沟道的有效夹断. 与之不同, 斜沟道结构中空穴沟道的夹断主要通过削弱极化效应来实现. 为说明极化效应强度的改变对p-FETs栅区能带结构的影响, 图6(a), (b)对比了在VGS = 0 V时, 相同结构的极性面c面与非极性面m面外延层的能带图. 在m面中, 由于p-GaN/AlGaN异质结的极化效应更弱, 界面极化电荷面密度更低, 因此极化效应对受主杂质的电离作用较弱[5], 使得p-GaN/AlGaN异质结界面的价带向下弯曲, 栅下耗尽区能够扩展至p-GaN/AlGaN界面处的空穴沟道, 器件能实现良好的开关特性.

      针对图4(a)中斜沟道p-FET表现出较小的阈值电压回滞幅度(通常定义为正向扫描与反向扫描转移特性曲线所提取的阈值电压之差的绝对值ΔVTH), 本文展开了进一步的表征和分析. 图7(a)展示了p-FET在不同最大栅压(VGS,max)下的双向扫描转移曲线. 测试中VGS首先从5 V扫描至VGS, max, 随后VGS回扫至5 V得到阈值电压回滞幅度ΔVTH. 由图7(b)展示的ΔVTH随VGS,max的变化关系可知, 即使在–12 V的高栅压应力条件下, 斜沟道p-FET仍能保持ΔVTH低于0.3 V的优异稳定性. 图7(c), (d)展示了在栅源电压 VGS (stress) = –6 V 持续应力作用 1—2000 s 后, 阈值电压回滞幅度ΔVTH的变化规律. 随着栅源电压应力时间的延长, ΔVTH仅变化了0.1 V. 斜沟道p-FETs在电压应力下表现出良好的稳定性.

      图8(a)为斜沟道GaN基p-FET温度相关的双向扫描转移特性曲线. 随着温度由223 K上升至348 K, p-FET的阈值电压由2.4 V上升至2.8 V, 器件的导通电流(VGS = –12 V, VDS = –1 V条件下)由0.16 mA/mm提升至0.38 mA/mm. 提高温度能够增大沟道中的体空穴浓度[25], 从而使器件阈值电压正漂并提升导通电流. 由图8(b)可知, 在整个测试温度范围内(223—348 K), 器件的ΔVTH始终低于0.3 V, 表明斜沟道p-FETs具有优异的温度稳定性.

      栅介质/沟道层界面处界面态的动态充放电效应是导致阈值电压回滞现象产生的原因. 当VGS由正压扫描到负压时, 栅介质/沟道层界面处的界面态被载流子占据; 而在VGS回扫阶段, 被俘获的载流子由于受到界面态的束缚而滞后释放, 致使平带电压发生偏移, 器件的转移特性表现出明显的回滞现象.

      此外, 栅介质/沟道层界面处界面态也会对器件的亚阈值摆幅SS产生影响. 在MIS结构中, 界面态相关的陷阱电容(Cit)与栅介质层电容并联, 在栅压变化时会因俘获/发射载流子而产生额外的充放电过程, 从而分流栅压对沟道中载流子的控制效率. 较小的界面态密度Dit能够显著减小Cit, 使栅压得以更高效地调控表面势, 进而实现更小的亚阈值摆幅.

      斜沟道GaN基p-FETs具有较低的亚阈值摆幅(SS = 157 mV/dec)且在电压应力测试和变温度测试中均表现出较小的阈值电压回滞幅度和良好的稳定性, 这与其具有的良好的PEALD-AlN/p-GaN界面相关. 本文参考文献[26]中推导的公式, 得到斜沟道p-FETs中PEALD-AlN/p-GaN界面的界面态密度Dit与亚阈值摆幅SS的关系:

      式中k为玻尔兹曼常数, T为温度, Cd为栅下p-GaN层的耗尽区电容, Cocp为SiNx/AlN介质层电容. 计算得出p-FETs的PEALD-AlN/p-GaN界面的界面态密度Dit ≈ 1.61×1012 cm–2·eV–1, 该界面态密度达到较低的水平(经过刻蚀处理的介质层/p-GaN界面的界面态密度~1013 cm–2·eV–1)[12]. 在器件制备过程中, p-GaN斜沟道层自外延完成至栅极工艺开始前, 未经过刻蚀等易引入损伤的工艺步骤. 因此, 与经过刻蚀处理的介质层/沟道层界面相比, 斜沟道p-FETs的介质层/沟道层界面处具有较低的界面态密度.

      图9(a), (b)分别将本文制备的斜沟道p-FETs与近年国内外报道的GaN基p-FETs在开关电流比Ion/Ioff、亚阈值摆幅SS及阈值电压回滞幅度ΔVTH进行对比[5,7,27–32]. 本工作提出的二次外延斜沟道GaN基p-FETs在阈值电压回滞幅度、开关特性和亚阈值摆幅等方面展现出明显潜力. 对栅介质、二次外延等工艺流程的优化将进一步提升斜沟道p-FETs的稳定性和导通能力. 该结果验证了斜沟道结构对提升GaN基p-FETs栅控能力的有效性.

    4.   结　论

    • 本文提出并验证了一种栅区位于半极性晶面的GaN基p-FETs. 得益于半极性晶面较弱的极化强度, 将栅下沟道构建于该晶面可降低异质结界面极化电荷面密度并增强栅控能力. 这一设计在避免p-GaN刻蚀损伤的同时, 实现了沟道的完全关断. 器件具有4.3×106的开关电流比、157 mV/dec 的亚阈值摆幅, 并在栅压应力和变温测试中保持较小的阈值电压回滞幅度. 这表明该结构同时具有良好的开关特性与稳定性. 本工作提出了一种栅区沟道无刻蚀损伤的 GaN 基 p-FETs 设计方案, 对高性能的 p型器件的制备具有参考价值.

    参考文献 (32)

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