全球数据量呈指数级暴涨, 传统存算分离的计算系统存在显著性能瓶颈, 不仅限制了计算速度, 更导致系统高功耗、高时延等问题^[1–3]. 存内计算作为后摩尔时代计算新范式的研究热点, 被认为是极具潜力的革命性技术, 其核心是实现计算单元与存储单元的深度融合, 在完成数据存储的同时直接执行计算操作, 从而彻底消除冯·诺依曼架构中数据频繁搬移带来的额外开销与时延, 大幅提升运算效率, 实现计算与存储的高效节能^[4–8].

新型纳米忆阻器具备双稳态/多稳态电阻、非易失性、纳米级尺寸、低功耗及可三维堆叠等独特特性, 兼具高效计算能力与高密度存储能力, 成为适配未来以数据为中心计算需求的核心候选器件^[9–13]. 尤为重要的是, 忆阻器可在同一器件内同步实现数据存储与逻辑运算, 其天然的存算一体特性与存内计算架构高度契合, 为加法器等基础算术单元的设计提供了颠覆性的实现路径, 也为基于忆阻器交叉阵列构建高效存内计算系统奠定了基础^[14–16]. 加法器作为现代微处理器、加密电路等系统中的核心算术部件, 其运算速度、面积开销、功耗表现直接决定了整个系统的性能, 因此优化加法器性能、提升其集成度与效率具有重要意义^[17,18].

目前, 基于忆阻器的全加器设计已成为研究热点^[19–21], 相关成果不断涌现, Miao等^[22]基于与(AND)、或(OR)、异或(XOR)基本逻辑门, 实现了1位全加器, 需6个忆阻器、1个电阻和6个操作步骤. Dias等^[23]提出了“积之和”形式的状态逻辑计算范式, 实现1位全加器同样需要6个忆阻器、1个电阻和6个步骤. Wang等^[24]基于V (电压)/R(电阻)-R逻辑设计了2-1多路选择器(multiplexer, MUX), 以XOR和MUX作为逻辑原语, 需4步操作实现1位全加器, 但该设计中逻辑级联需额外引入$ R{\text{-}}V $转换电路, 不可避免地增加了系统功耗、延迟与设计复杂度. Luo等^[25]基于可重构布尔逻辑运算构建1位全加器, 采用9个忆阻器, 需7个操作步骤. Kim等^[26]以蕴含非(inverse implication, NIMP)和AND逻辑门为基础, 用8个忆阻器、6步操作实现了1位全加器.

现有忆阻器全加器方案多采用分立基础逻辑门级联的设计思路, 通过XOR, AND, OR, NIMP等门电路组合实现全加器和与输出进位, 不仅依赖大量忆阻器, 还需多步操作完成运算, 存在器件数量多、运算步长长、传输延迟高、硬件面积开销大等问题, 难以满足高速数据处理与实时加密运算的应用需求, 也限制了忆阻器存内计算架构在安全加解密、多位并行运算场景的工程落地. 针对上述不足, 本文面向存内计算与硬件图像加解密应用需求, 开展基于忆阻器交叉阵列的新型存内加法器设计. 首先设计低器件开销、少运算步数的忆阻器阵列1位全加器; 在此基础上构建基于全加器的存内加解密硬件电路; 进一步基于1位全加器, 实现n位行波进位存内加法器. 在精简器件规模与操作步骤的同时, 提升存内加法运算效率与硬件安全加密能力, 为忆阻器存算一体安全电路的设计与应用提供新的可行方案.

本节设计了一种基于忆阻器交叉阵列的全加器电路, 将两个一位二进制数与来自低位的进位相加, 输出和与进位, 如图1所示, 该电路包括输入忆阻器M₁、输入忆阻器M₂、输入忆阻器M₃、辅助忆阻器M₄、输出忆阻器M₅和输出忆阻器M₆, 其中忆阻器M₁—忆阻器M₆的顶电极分别与位线BL₁—BL₆相连, 各忆阻器的底端电极均连接在同一字线(word line, WL)上. 图1全加器电路中采用的是同种类型忆阻器, 不同颜色忆阻器用于区分不同功能, 其中蓝色表示用作输入的忆阻器, 紫色表示用作辅助计算的忆阻器, 绿色表示用作输出的忆阻器. 忆阻器的置位(SET)和复位(RESET)电压分别为$ V_{\mathrm{SET}} $和$ V_{\mathrm{RES}} $($ 2 |V_{\mathrm{RES}}| \lt V_{\mathrm{SET}} $), 忆阻器包括高阻态$ R_{\mathrm{H}} $和低阻态$ R_{\mathrm{L}} $, 分别定义为逻辑0和1. 忆阻器M₁、忆阻器M₂和忆阻器M₃的阻态分别表示全加器的被加数a、加数b和输入进位$ c_{\mathrm{in}} $, 忆阻器M₅和忆阻器M₆的阻态分别表示全加器的和s与输出进位$ c_{\mathrm{o}} $. 进行运算之前, 将忆阻器M₁、忆阻器M₂和忆阻器M₃分别置为被加数a、加数b和输入进位$ c_{\mathrm{in}} $逻辑值所对应的阻态, 忆阻器M₄、忆阻器M₅和忆阻器M₆的初始状态都为低阻态. 基于忆阻器交叉阵列的全加器具体操作步骤如下.

步骤1: 给位线BL₁施加电压$ V_{\mathrm{A1}} $, 位线BL₂施加电压$ V_{\mathrm{B1}} $, 位线BL₃施加电压$ V_{\mathrm{CIN1}} $, 位线BL₄施加电压$ V_{\mathrm{AS1}} $, 而位线BL₅接地(G), 位线BL₆悬空(F), 得到全加器的输出进位$ c_{\mathrm{o}} $, 同时存储在忆阻器M₅中;

步骤2: 在上一步操作基础上, 给位线BL₁施加电压$ V_{\mathrm{A2}} $, 位线BL₂施加电压$ V_{\mathrm{B2}} $, 位线BL₃施加电压$ V_{\mathrm{CIN2}} $, 位线BL₄施加电压$ V_{\mathrm{AS2}} $, 位线BL₅施加电压$ V_{\mathrm{CO}} $, 而位线BL₆接地, 得到全加器的和s, 同时存储在忆阻器M₆中.

为了得到输出进位, 操作电压$ V_{\mathrm{A1}} $, $ V_{\mathrm{B1}} $, $ V_{\mathrm{CIN1}} $, $ V_{\mathrm{AS1}} $大小设置在[0, $ V_{\mathrm{X}} $]范围内. 为了避免输入忆阻器发生SET切换, $ V_{\mathrm{X}} $应小于忆阻器的SET电压$ V_{\mathrm{SET}} $. 当给全加器电路施加操作电压时, 输出忆阻器M₅根据输入a, b和$ c_{\mathrm{in}} $进行条件RESET切换. 也就是说, 对于特定的逻辑输入, 忆阻器M₅两端的电压$ V_{\mathrm{M5}} $($ V_{\mathrm{M5}} = V_{\mathrm{WL}} - {G} = V_{\mathrm{WL}} $, 其中$ V_{\mathrm{WL}} $是字线WL处的结点电压)大于RESET电压绝对值$ |V_{\mathrm{RES}}| $, 将忆阻器M₅从低阻态$ R_{\mathrm{L}} $切换到高阻态$ R_{\mathrm{H}} $; 而对于其他逻辑输入, 忆阻器M₅两端的电压$ V_{\mathrm{M5}} $小于$ |V_{\mathrm{RES}}| $, 忆阻器M₅保持在低阻态$ R_{\mathrm{L}} $不变. 根据基尔霍夫定律, 可得到下式:

其中, $ R_{\mathrm{M1}} $, $ R_{\mathrm{M2}} $, $ R_{\mathrm{M3}} $, $ R_{\mathrm{M4}} $和$ R_{\mathrm{M5}} $分别是忆阻器M₁、忆阻器M₂、忆阻器M₃、忆阻器M₄和忆阻器M₅的阻值. 将$ R_{\mathrm{M4}} = R_{\mathrm{M5}} = R_{\mathrm{L}} $代入(1)式可得到:

根据(2)式和表1全加器真值表中输入、输出情况, 可得到操作电压$ V_{\mathrm{A1}} $, $ V_{\mathrm{B1}} $, $ V_{\mathrm{CIN1}} $, $ V_{\mathrm{AS1}} $的确认条件, 具体为

其中, $ V_{\mathrm{WL1}} , V_{\mathrm{WL2}} , V_{\mathrm{WL3}} , V_{\mathrm{WL4}} ,V_{\mathrm{WL5}} , V_{\mathrm{WL6}} , V_{\mathrm{WL7}} , V_{\mathrm{WL8}} $分别表示全加器输入$ abc_{\mathrm{in}} $为000, 001, 010, 011, 100, 101, 110, 111的结点电压. 为了简化操作电压确认条件, 操作电压$ V_{\mathrm{A1}} $, $ V_{\mathrm{B1}} $, $ V_{\mathrm{CIN1}} $可选取相同大小的电压$ V_{\mathrm{CM1}} $, 于是, $ V_{\mathrm{WL2}} = V_{\mathrm{WL3}} = V_{\mathrm{WL5}} $, $ V_{\mathrm{WL4}} = V_{\mathrm{WL6}} = V_{\mathrm{WL7}} $, 因而操作电压确认条件可简化为4个:

进而为了避免输入忆阻器M₁—M₃和辅助忆阻器M₄的阻态被破坏, 以便能够多次使用. 在输出忆阻器M₅发生RESET切换情况下, 处于低阻态的输入忆阻器M₁—M₃以及辅助忆阻器M₄两端电压都应小于$ |V_{\mathrm{RES}}| $. 于是, 电压$ V_{\mathrm{CM1}} $和$ V_{\mathrm{AS1}} $增加如下选择约束:

根据(11)—(17)式即可确认操作电压$ V_{\mathrm{CM1}} $和$ V_{\mathrm{AS1}} $的大小. 为了计算$ V_{\mathrm{CM1}} $和$ V_{\mathrm{AS1}} $, 将参数$ V_{\mathrm{SET}} = 0.78 $ V, $ V_{\mathrm{RES}} = -0.21 $ V, $ V_{\mathrm{X}} = 0.6 $ V, $ R_{\mathrm{H}} = 616\;{\mathrm{k}}\Omega $和$ R_{\mathrm{L}} = 530\;\Omega $代入(11)—(17)式, 这些值来自用于电路仿真的忆阻器模型参数, 仿真实验情况将在2.2节讨论. 图2显示了用于全加器输出进位的操作电压$ V_{\mathrm{CM1}} $和$ V_{\mathrm{AS1}} $的确认条件可视化图, 洋红色阴影区域表示适用于全加器输出进位$ V_{\mathrm{CM1}} $和$ V_{\mathrm{AS1}} $的有效范围, 例如, 可选择$ V_{\mathrm{CM1}}= 0.14 $ V和$ V_{\mathrm{AS1}} = 0.52 $ V来进行全加器输出进位操作.

同理, 为了实现加法运算的和, 操作电压$ V_{\mathrm{A2}} $, $ V_{\mathrm{B2}} $, $ V_{\mathrm{CIN2}} $, $ V_{\mathrm{AS2}} $, $ V_{\mathrm{CO}} $大小设置在$ [0, V_{\mathrm{X}}] $($ V_{\mathrm{X}} \lt V_{\mathrm{SET}} $)范围内. 当给全加器电路施加操作电压时, 输出忆阻器M₆根据a, b, $ c_{\mathrm{in}} $和$ c_{\mathrm{o}} $组合情况进行条件RESET切换. 也就是说, 对于特定的组合情况($ abc_{\mathrm{in}}c_{\mathrm{o}} = 0000 $, 0111, 1011, 1101), 忆阻器M₆两端的电压$ V_{\mathrm{M6}} $($ V_{\mathrm{M6}} = V_{\mathrm{WL}} - G = V_{\mathrm{WL}} $)大于$ |V_{\mathrm{RES}}| $, 将忆阻器M₆从低阻态$ R_{\mathrm{L}} $切换到高阻态$ R_{\mathrm{H}} $; 而对于其他组合情况, 忆阻器M₆两端的电压$ V_{\mathrm{M6}} $小于$ |V_{\mathrm{RES}}| $, 忆阻器M₆保持在低阻态$ R_{\mathrm{L}} $不变. 根据基尔霍夫定律, 可得到:

其中, $ R_{\mathrm{M6}} $是忆阻器M₆的阻值. 将$ R_{\mathrm{M4}} $ = $ R_{\mathrm{M6}} $ = $ R_{\mathrm{L}} $代入(18)式可得到:

根据(19)式和表1全加器真值表中输入、输出情况, 可得到操作电压$ V_{\mathrm{A2}} $, $ V_{\mathrm{B2}} $, $ V_{\mathrm{CIN2}} $, $ V_{\mathrm{AS2}} $, $ V_{\mathrm{CO}} $的确认条件, 具体为

为了简化操作电压确认条件, 操作电压$ V_{\mathrm{A2}} $, $ V_{\mathrm{B2}} $, $ V_{\mathrm{CIN2}} $可选取相同大小的电压$ V_{\mathrm{CM2}} $, 于是, $ V_{\mathrm{WL2}} = V_{\mathrm{WL3}} = V_{\mathrm{WL5}} $, $ V_{\mathrm{WL4}} = V_{\mathrm{WL6}} = V_{\mathrm{WL7}} $, 因而操作电压确认条件可简化为4个:

为了避免输入忆阻器M₁—M₃、辅助忆阻器M₄和输出忆阻器M₅的阻态被破坏, 在输出忆阻器M₆发生RESET切换情况下, 处于低阻态的输入忆阻器M₁—M₃、输出忆阻器M₅以及辅助忆阻器M₄两端电压都应小于$ |V_{\mathrm{RES}}| $. 于是, 电压$ V_{\mathrm{CM2}} $和$ V_{\mathrm{AS2}} $增加如下选择约束:

根据(28)—(35)式即可确认操作电压$ V_{\mathrm{CM2}} $, $ V_{\mathrm{AS2}} $和$ V_{\mathrm{CO}} $的大小. 因而, 全加器和的操作电压的确认条件是关于$ V_{\mathrm{CM2}} $, $ V_{\mathrm{AS2}} $和$ V_{\mathrm{CO}} $的不等式, 可通过如图3所示的三维图确定, 如选择$ V_{\mathrm{CM2}} = 0.1 $ V, $ V_{\mathrm{AS2}} = 0.45 $ V和$ V_{\mathrm{CO}} = 0.45 $ V.

为了验证所提出的忆阻器全加器设计, 在Cadence Virtuoso中进行SPICE (simulation program with integrated circuit emphasis)仿真验证. 本文采用文献[25]中改进的模型对全加器进行仿真实验, 利用MATLAB基于该模型对Cu/CuI/Pt忆阻器$ I{\text{-}}V $特性曲线(由半导体测试系统B1500A测得)进行拟合, 图4(a)所示为拟合结果, 图4(b)列出了具体的拟合参数$ V_{\mathrm{L}} $, $ V_{\mathrm{H}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{H}} $, $ A_{\mathrm{L}} $, $ A_{\mathrm{H}} $, $ x_{\mathrm{L}} $, $ x_{\mathrm{H}} $, $ \alpha_{\mathrm{L}} $和$ \alpha_{\mathrm{H}} $, 其中$ V_{\mathrm{SET}} = V_{\mathrm{L}} $, $ V_{\mathrm{RES}} = V_{\mathrm{H}} $. 基于拟合得到的参数, 构建Verilog-A模型, 用于后续的SPICE电路仿真. 根据2.1节给出的操作步骤和得到的操作电压, 第一步, 给位线BL₁, BL₂和BL₃施加0.14 V电压, 位线BL₄施加0.52 V电压, 而位线BL₅接地, 位线BL₆悬空; 第二步, 给位线BL₁, BL₂和BL₃施加0.1 V电压, 位线BL₄和BL₅施加0.45 V电压, 而位线BL₆接地.

图5为1位全加器的所有8种输入情况的仿真结果, 其中浅紫色(530.0 Ω)表示低电阻$ R_{\mathrm{L}} $(逻辑1), 深紫色(616.0 kΩ)表示高阻态$ R_{\mathrm{H}} $(逻辑0). 图5从左往右的每一列依次显示被加数a、加数b、输入进位$ c_{\mathrm{in}} $、辅助忆阻器、输出进位$ c_{\mathrm{o}} $以及和s对应的阻态, 每一行显示1位全加器的一种输入情况(即$ abc_{\mathrm{in}} $)及其对应的输出($ c_{\mathrm{o}}s $). 从下往上的每一行的输入组合依次为000, 001, 010, 011, 100, 101, 110和111, 根据图5, 得到的对应输出为00, 01, 01, 10, 01, 10, 10和11, 该结果与表1所列的1位全加器真值表一致, 说明所设计的基于忆阻器的全加器电路有效.

在所提出的全加器中, 结点电压$ V_{\mathrm{WL}} $是实现正确运算的关键, 而该电压受忆阻器电阻窗口($ R_{\mathrm{H}}/ R_{\mathrm{L}} $)波动的影响. 图6(a)和图6(b)分别展示了计算输出进位$ c_{\mathrm{o}} $和本位和s时, 电阻窗口从10增大到10000的过程中结点电压$ V_{\mathrm{WL}} $的变化情况. 对于所有输入组合, 结点电压$ V_{\mathrm{WL}} $随电阻窗口的波动均较小, 尤其当$ R_{\mathrm{H}}/R_{\mathrm{L}} $大于500时, 结点电压$ V_{\mathrm{WL}} $趋于稳定. 进一步由图6(a)可知, 当输入$ abc_{\mathrm{in}} $为000, 001, 010, 100时, 结点电压$ V_{\mathrm{WL1, 2, 3, 5}} $始终大于RESET电压绝对值$ |V_{\mathrm{RES}}| $, 对应输出进位$ c_{\mathrm{o}}= 0 $; 其余输入组合下结点电压$ V_{\mathrm{WL4, 6, 7, 8}} $始终小于$ |V_{\mathrm{RES}}| $, 对应$ c_{\mathrm{o}}= 1 $. 类似地, 图6(b)表明, 当输入$ abc_{\mathrm{in}} $为000, 011, 101, 110时, 结点电压$ V_{\mathrm{WL1, 4, 6, 7}} $始终大于$ |V_{\mathrm{RES}}| $, 本位和$ s = 0 $; 其余输入组合下结点电压$ V_{\mathrm{WL2, 3, 5, 8}} $始终小于$ |V_{\mathrm{RES}}| $, 对应$ s = 1 $. 由此可见, 在$ R_{\mathrm{H}}/R_{\mathrm{L}} $从10到10000的范围内, 结点电压$ V_{\mathrm{WL}} $与参考电压$ |V_{\mathrm{RES}}| $的相对关系始终保持不变, 全加器计算正确, 该设计对忆阻器阻态波动具有优异的鲁棒性.

本文设计的基于忆阻器交叉阵列的1位全加器突破了传统逻辑门组合设计思路, 其性能优势通过与现有基于忆阻器的全加器设计^[23–27]的对比得到充分验证, 如图7所示. 操作步骤方面, 本文设计的全加器仅需2步即可完成运算, 相较于文献[23](6步)、文献[24](4步)、文献[25](7步)、文献[27]串行架构(13步)、文献[27]半串行架构(15步)及文献[26](6步), 操作步骤显著减少, 步骤效率分别提升200%, 100%, 250%, 550%, 650%, 200%. 器件开销方面, 本文设计的全加器仅需6个忆阻器即可实现运算功能, 无需额外辅助电阻器件, 而文献[23,24]的设计除忆阻器外, 还需额外搭配无源电阻, 增加了硬件面积开销; 文献[25–27]虽仅采用忆阻器, 但器件数量均多于本文方案, 其中文献[25]需9个忆阻器、文献[27]串行架构需15个忆阻器、文献[27]半串行架构需21个忆阻器、文献[26]需8个忆阻器. 综上, 本文设计的1位全加器在操作步骤与器件开销两方面均具备显著优势, 有效解决了传统方案延迟高、面积开销大的缺陷, 实现了低开销、高效率的原位加法运算, 充分验证了所提的全加器在存内算术运算中的优势.

传统加密需要频繁在内存与加密运算单元之间搬运图像、大数据等海量数据, 传输功耗占比极高. 硬件存算加密原位存储、原位运算, 减少数据搬移, 大幅降低传输功耗与延迟, 能效远高于传统CPU(central processing unit)/GPU(graphics processing unit) 软件加密, 适配图像加密、边缘终端、物联网轻量化场景. 利用第2节设计的1位全加器操作方法, 基于忆阻器(one-memristor, 1M)交叉阵列可构建新型存内加解密电路, 充分发挥阵列的并行计算优势, 提升加解密速度. 但多行多列1M交叉阵列存在潜通路问题, 一晶体管一忆阻器(one-transistor-one-memristor, 1T1M)结构可有效解决该问题. 图8(a)所示的1T1M交叉阵列由晶体管和忆阻器构建, 每个交叉点包含一个NMOS(N-metal-oxide-semiconductor)晶体管和一个忆阻器, 同一列忆阻器的顶电极连接到位线(bit line, BL), 同一列晶体管的栅极连接到栅线(gate line, GL), 同一行晶体管的源极连接到字线(WL). 所提1位全加器设计仍适用于1T1M结构, 其计算实现方式为: 向选定GLs施加电压$ V_{\mathrm{G}} $以导通对应晶体管(等效闭合开关), 未选择GLs接地则对应晶体管不导通(等效断开开关); 同时向选定BLs施加操作电压, 未选择BLs与选定WLs悬空, 并向未选择WLs施加电压$ V_{\mathrm{ISO}} $以隔离未选择行.

存内加解密单元(encryption-decryption unit, EDU)由一位全加器构成(如图8(a)所示), 其中A, B, C, S分别对应全加器的被加数a、加数b、输入进位$ c_{\mathrm{in}} $及和s, 单个加解密电路包含$ m\times n $个EDU单元. 为实现图像加解密, 电路中A, B, C分别表示原始/加密图像、密钥1、密钥2, S则输出加密/解密图像, 其核心原理为: 原始图像对应的二值矩阵(1对应忆阻器低阻态、0对应高阻态)与随机生成的密钥1、密钥2矩阵相加得到加密图像, 加密图像与两密钥矩阵再次相加即可完成解密. 提出两种加解密方式: 第一种为半并行式, 如图8(b)所示, 由$ m\times n $个EDU构成加解密交叉阵列, 每次仅用一列EDU并行处理图像某一列所有像素, 逐列依次完成加密(解密), 处理$ m\times n $二值图像需$ 2 n $步操作; 第二种为全并行式, 如图8(c)所示, 通过开关断开交叉阵列各列, 使不同列EDU可同时处理图像所有列像素, 仅需2步即可完成全部加密(解密)操作.

为验证方案有效性, 选用256 × 256图像(见图9)开展实验. 首先通过MATLAB的rgb2gray函数灰度化、imbinarize函数二值化, 得到对应二进制矩阵; 随后创建两个与该矩阵尺寸一致的随机密钥矩阵; 采用图8(c)所示的全并行方式对三个矩阵进行加法运算, 得到加密矩阵以完成加密; 最终将加密矩阵与两密钥矩阵相加, 得到解密图像, 如图10所示. 对比加解密前后图像可知, 该基于全加器的存内加解密电路可成功实现图像加解密. 硬件存内加密突破了传统软件加密的性能瓶颈, 从物理底层构建了信息安全防护体系, 在图像加密、边缘物联网、隐私计算等领域具有重要理论研究与工程应用价值, 是后摩尔时代信息安全硬件化的重要发展方向.

利用1位全加器可实现n位行波进位加法器, 须在1T1M交叉阵列内执行复制(COPY)逻辑运算, 以将一个忆阻器的阻态复制到另一个忆阻器. 图11所示为基于1T1M阵列的COPY逻辑电路图, 包含三个1T1M单元, 其中橘色、蓝色、紫色忆阻器分别为输入、输出及辅助忆阻器. 其实现方法为: 向参与逻辑运算忆阻器所在列的GL施加电压$ V_{\mathrm{G}} $, 向输入、输出、辅助忆阻器所在行的WL分别施加电压$ 0.8 V_{\mathrm{CP}} $, $ V_{\mathrm{CP}} $, $ 0.1 V_{\mathrm{CP}} $(满足$ 2 |V_{\mathrm{RES}}| \lt V_{\mathrm{CP}} \lt V_{\mathrm{SET}} $), 未选择的GLs接地, 所有BLs与未选择WLs悬空, 如图11所示, 即可将忆阻器M₁₅中存储的数据$ c_{\mathrm{2}} $复制到忆阻器M₂₅中.

图12所示为基于1T1M交叉阵列的n位行波进位加法器, 被加数$ a_i $和加数$ b_i $($ i = 1, 2, 3, \cdots, n $)分别存储于1T1M交叉阵列第一列和第二列忆阻器中, 最低位输入进位$ c_1 $存储于忆阻器M₁₃中. 计算前, 假设所有输入已预存于对应忆阻器中, 阵列中其余忆阻器均设为低阻态. 由于第i位输出进位$ c_{i+1} $与第$ i-1 $位输出进位$ c_i $相关, 需串行计算每一位输出进位, 即先计算第$ i-1 $位输出进位$ c_i $, 再将$ c_i $复制到同列第i行忆阻器, 重复该串行计算与COPY操作, 直至得到所有输出进位; 随后, 分别并行计算奇数位和$ s_i $($ i = 1, 3, 5, \cdots $)与偶数位和$ s_i $($ i = 2, 4, 6, \cdots $). 该n位行波进位加法器的完整操作过程如表2所述, 共需$ 2 n+1 $个操作步骤.

以4位行波进位加法器为例, 根据表2, 实现4位加法器需要9步, 图13给出了操作示意图, 其中一个圆圈表示一个1T1M单元, 蓝色、绿色、紫色和灰色圆圈分别表示输入、输出、辅助和未选择单元. 图14所示为4位行波进位加法器的SPICE仿真结果, 为清晰展示时序变化与忆阻器阻态特性, 仿真单步操作时长设为1 s, 该时间并非忆阻器实际响应时间. 图14(a)所示为4位行波进位加法器的输入, 其中表示$ a_4 $, $ a_3 $, $ a_2 $, $ a_1 $, $ b_4 $, $ b_3 $, $ b_2 $, $ b_1 $和$ c_1 $的忆阻器电阻状态分别为$ R_{\mathrm{L}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{H}} $, $ R_{\mathrm{H}} $, $ R_{\mathrm{H}} $, $ R_{\mathrm{L}} $和$ R_{\mathrm{H}} $, 意味着被加数、加数和最低位输入进位分别为1111, 0001和0. 从图14(a)可知, 在逻辑操作期间, 表示输入的忆阻器电阻状态一直保持不变. 图14(b)所示为4位行波进位加法器的输出, 表示$ c_5 $, $ c_4 $, $ c_3 $, $ c_2 $, $ s_4 $, $ s_3 $, $ s_2 $和$ s_1 $的忆阻器电阻状态分别为$ R_{\mathrm{L}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{L}} $, $ R_{\mathrm{H}} $, $ R_{\mathrm{H}} $, $ R_{\mathrm{H}} $和$ R_{\mathrm{H}} $, 得到输出进位1111及和0000, 这与1111, 0001和0相加的理论结果一致, 验证了所提出的n位行波进位加法器在1T1M阵列中的可行性.

为客观评价本文所设计行波进位加法器的综合性能, 采用文献[28]提出的品质因数($ {\mathrm{FoM}} $)作为评价指标, 该指标综合考量操作步骤数量($ N_{\mathrm{S}} $)与所需忆阻器数量($ N_{\mathrm{M}} $)两个核心性能参数, 其中, $ {\mathrm{FoM}}_{\mathrm{B}} $为$ N_{\mathrm{S}} $与$ N_{\mathrm{M}} $同等权重下的品质因数, 其计算方式如(36)式所示; $ {\mathrm{FoM}}_{\mathrm{S}} $则侧重于对加法器操作步骤数的全面评估, 计算方式如(37)式所示.

为清晰展示本文加法器的性能改进效果, 图15给出了本文设计与现有方案^{[22,25–27,29]}中64位行波进位加法器的综合性能对比, 其中${\mathrm{ IMP}}_{\mathrm{B}} $表示本文${\mathrm{ FoM}}_{\mathrm{B}} $与现有对应设计${\mathrm{ FoM}}_{\mathrm{B}} $的比值(即性能改进幅度), $ {\mathrm{IMP}}_{\mathrm{S}} $表示本文$ {\mathrm{FoM}}_{\mathrm{S}} $与现有对应设计$ {\mathrm{FoM}}_{\mathrm{S}} $的比值. 由图15可知, 无论基于$ {\mathrm{FoM}}_{\mathrm{B}} $还是$ {\mathrm{FoM}}_{\mathrm{S}} $指标, 本文设计均优于现有设计方案^{[22,25–27,29]}. 在${\mathrm{ FoM}}_{\mathrm{B}} $指标下, 性能改进幅度范围为$ 1.37\times — 12.18\times $; 在$ {\mathrm{FoM}}_{\mathrm{S}} $指标下, 性能改进幅度范围为$ 1.80\times — 41.98\times $. 这表明, 无论在操作步骤数与忆阻器数同等重要的场景, 还是侧重操作步骤数优化的场景, 本文所设计的行波进位加法器均具备显著的综合性能优势.

本文提出了一种基于忆阻器交叉阵列的存内加法器设计方案, 完成了存内加解密电路及n位行波进位加法器的设计与验证. 与现有方案对比表明, 所设计的1位全加器仅需6个忆阻器和2步操作, 在器件开销与运算效率方面均具有显著优势; 基于该全加器构建的存内加解密电路实现了存储、运算与加解密功能的一体化融合, 能够适配安全敏感应用场景; 设计的n位行波进位加法器经品质因数评估, 在$ {\mathrm{FoM}}_{\mathrm{B}} $与$ {\mathrm{FoM}}_{\mathrm{S}} $指标下, 性能改进幅度分别达到$ 1.37\times — 12.18\times $和$ 1.80\times — 41.98\times $, 综合性能优于现有设计. 研究结果表明, 本文设计方案有效突破了传统忆阻器加法器的性能瓶颈, 兼顾了运算效率和硬件开销, 为忆阻器交叉阵列在存算一体中的应用奠定了理论基础并提供了技术参考.