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功率金属-氧化物半导体场效应晶体管静电放电栅源电容解析模型的建立

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苏乐, 王彩琳, 谭在超, 罗寅, 杨武华, 张超. 功率金属-氧化物半导体场效应晶体管静电放电栅源电容解析模型的建立[J]. 物理学报, 2024, 73(11): 118501-1. doi: 10.7498/aps.73.20240144
引用本文: 苏乐, 王彩琳, 谭在超, 罗寅, 杨武华, 张超. 功率金属-氧化物半导体场效应晶体管静电放电栅源电容解析模型的建立[J]. 物理学报, 2024, 73(11): 118501-1. doi: 10.7498/aps.73.20240144
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Le Su, Cai-Lin Wang, Zai-Chao Tan, Yin Luo, Wu-Hua Yang, Chao Zhang. Establishment of analytical model for electrostatic discharge gate-to-source capacitance of power metal-oxide-semiconductor field-effect transistor[J]. Acta Physica Sinica, 2024, 73(11): 118501-1. doi: 10.7498/aps.73.20240144
Citation: Le Su, Cai-Lin Wang, Zai-Chao Tan, Yin Luo, Wu-Hua Yang, Chao Zhang. Establishment of analytical model for electrostatic discharge gate-to-source capacitance of power metal-oxide-semiconductor field-effect transistor[J]. Acta Physica Sinica, 2024, 73(11): 118501-1. doi: 10.7498/aps.73.20240144
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功率金属-氧化物半导体场效应晶体管静电放电栅源电容解析模型的建立

  • 1.

    西安理工大学电子工程系, 西安　710048

  • 2.

    苏州锴威特半导体股份有限公司, 张家港　215600

    • 通讯作者: E-mail: wangcailin8511@xaut.edu.cn.; 

  • 中图分类号: 85.30.Mn, 85.30.Pq, 85.30.Tv

Establishment of analytical model for electrostatic discharge gate-to-source capacitance of power metal-oxide-semiconductor field-effect transistor

  • 1.

    Department of Electronic and Engineering, Xi’an University of Technology, Xi’an 710048, China

  • 2.

    Suzhou Convert Semiconductor Co., Zhangjiagang 215600, China

    • Corresponding author: E-mail: wangcailin8511@xaut.edu.cn.; 

  • MSC: 85.30.Mn, 85.30.Pq, 85.30.Tv

  • 摘要: 在实际静电放电测试时, 发现各种功率金属-氧化物半导体场效应晶体管(MOSFET)的静电放电测试结果均呈现出正反向耐压不对称现象, 而人体与器件接触时的静电放电过程是不区分正反向的. 正反向耐压差异较大对于功率MOSFET或作为静电放电保护器件来说都是无法接受的, 其造成器件失效的问题格外凸显. 本文通过建立SGT-MOSFET, VUMOSFET和VDMOS在静电放电正反向电压下的栅源电容解析模型, 对比分析了三种功率MOSFET器件静电放电正反向耐压不对称及其比值不同的原因, 为器件的静电放电测试及可靠性分析提供了理论依据.
    Abstract: In the actual human body model (HBM) test, it is found that the electrostatic discharge (ESD) test results of various power metal-oxide-semiconductor field-effect transistor (MOSFET) devices show asymmetry between forward withstand voltage and reverse withstand voltage, while the ESD process does not distinguish between positive direction and negative direction. Large differences between forward and reverse withstand voltages are unacceptable for power MOSFETs or as ESD protection devices. The problem of its causing device failure is particularly pronounced. In this work, by establishing the analytical model of gate-to-source capacitance of SGT-MOSFET, VUMOSFET and VDMOS under the forward and reverse voltages, we comparatively analyze the reasons for the asymmetry of the forward and reverse withstand voltages and their different ratios of the three kinds of power MOSFETs, which provides a theoretical basis for testing the device’s ESD and the analyzing their reliability. It is found that the ESD forward and reverse withstand voltage asymmetry phenomena of different power MOSFET structures are related to the variation of gate-to-source capacitance, caused by the reverse-type layer. When a forward voltage is applied across the gate and source, the device gate-to-source capacitance consists of the oxide layer capacitance around the gate in parallel; when a reverse voltage is applied, the gate-to-source capacitance consists of the virtual gate-to-drain capacitance in series with the inverse layer capacitance and then in parallel with the other oxide layer capacitance around the gate. This results in a decrease of the gate-to-source capacitance at the reverse voltage, making the device reverse withstand voltage greater than the forward withstand voltage. The difference in the ratio of ESD reverse withstand voltage to forward withstand voltage among different devices is related to the change of the capacitance of the inverse layer in the gate-to-source capacitor under reverse voltage caused by the difference in device structure.
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  • 图 1  SGT-MOSFET, VUMOSFET, VDMOS产品HBM测试的反向耐压与正向耐压比值

    Figure 1.  The positive and negative pass voltage difference multiple of SGT-MOSFET, VUMOSFET, and VDMOS under HBM testing

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    图 2  人体放电模型测试电路

    Figure 2.  The HBM testing circuit.

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    图 3  SGT-MOSFET在HBM模型下的放电波形 (RHBM1 = 1 MΩ, RHBM2 = 1500 Ω, RHBM3 = 500 Ω, CHBM = 100 pF)

    Figure 3.  The discharge waveform of SGT-MOSFET under the HBM model (RHBM1 = 1 MΩ, RHBM2 = 1500 Ω, RHBM3 = 500 Ω, CHBM = 100 pF).

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    图 4  SGT-MOSFET ESD正反向电压下的电子密度、空穴密度、空间电荷及电场强度分布图

    Figure 4.  The e-density, h-density, space charge, and electric field distribution diagram of SGT-MOSFET under forward and reverse voltage of ESD.

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    图 5  SGT-MOSFET正向耐压测试下的栅源电容CGS(+) (a)及等效电路(b)示意图

    Figure 5.  Schematic diagram of SGT-MOSFET gate to source capacitor CGS(+) (a) and equivalent circuit (b).

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    图 6  SGT-MOSFET正向耐压测试下简化后的栅极与元胞结构间的栅源电容CGS(+)组成示意图

    Figure 6.  The simplified schematic diagram of SGT-MOSFET gate to source capacitor CGS(+) between the gate and the cell structure under forward pass voltage testing.

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    图 7  SGT-MOSET反向耐压测试下的栅源电容CGS(–) (a)及等效电路(b)示意图

    Figure 7.  Schematic diagram of SGT-MOSET gate to source capacitor CGS(–) (a) and equivalent circuit (b) under reverse pass voltage testing.

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    图 8  SGT-MOSFET反向耐压测试下简化后的栅极与元胞结构间的栅源电容CGS(–)组成示意图

    Figure 8.  The simplified schematic diagram of SGT-MOSFET gate to source capacitor CGS(–) between the gate and the cell structure under reverse pass voltage testing.

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    图 9  VUMOSFET正向耐压测试下的栅源电容CGS(+) (a)及等效电路(b)示意图

    Figure 9.  Schematic diagram of VUMOSFET CGS(+) (a) and equivalent circuit (b) under forward pass voltage testing.

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    图 10  VUMOSFET正向耐压测试下简化后的栅极与元胞结构间的栅源电容CGS(+)组成示意图

    Figure 10.  The simplified schematic diagram of VUMOSFET gate to source capacitor CGS(+) between the gate and the cell structure under forward pass voltage testing.

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    图 11  VUMOSET反向耐压测试下的栅源电容CGS(–) (a)及等效电路(b)示意图

    Figure 11.  Schematic diagram of VUMOSET gate to source capacitor CGS(–) (a) and equivalent circuit (b) under reverse pass voltage testing.

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    图 12  VUMOSET反向耐压测试下简化后的栅极与元胞结构间的栅源电容CGS(–)组成示意图

    Figure 12.  The simplified schematic diagram of VUMOSET gate to source capacitor CGS(–) between the gate and the cell structure under reverse pass voltage testing.

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    图 13  VDMOS正向耐压测试下的栅源电容CGS(+) (a)及等效电路(b)示意图

    Figure 13.  Schematic diagram of VDMOS gate to source capacitor CGS(+)(a) and equivalent circuit (b).

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    图 14  VDMOS正向耐压测试下简化后的栅极与元胞结构间的栅源电容CGS(+)组成示意图

    Figure 14.  The simplified schematic diagram of VDMOS gate to source capacitor CGS(+) between the gate and the cell structure under forward pass voltage testing.

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    图 15  VDMOS反向耐压测试下的栅源电容CGS(–) (a)及等效电路(b)示意图

    Figure 15.  Schematic diagram of VDMOS gate to source capacitor CGS(–) (a) and equivalent circuit (b) under reverse pass voltage testing

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    图 16  VDMOS反向耐压测试下简化后的栅极与元胞结构间的栅源电容CGS(–)组成示意图

    Figure 16.  The simplified schematic diagram of VDMOS gate to source capacitor CGS(–) between the gate and the cell structure under reverse pass voltage testing.

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    图 17  SGT-MOSFET改进结构　(a) 传统结构; (b) NPN-SG结构

    Figure 17.  The improved structure of SGT-MOSFET: (a) Traditional structures; (b) NPN-SG structures.

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    图 18  NPN-SG结构在HBM下的放电波形

    Figure 18.  The discharge waveform of NPN-SG structures under HBM

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    图 19  VDMOS在HBM模型下的放电波形 (RHBM1 = 1 MΩ, RHBM2 = 1500Ω, RHBM3 = 500Ω, CHBM = 100 pF)

    Figure 19.  The discharge waveform of VDMOS under the HBM model (RHBM1 = 1 MΩ, RHBM2 = 1500Ω, RHBM3 = 500Ω, CHBM = 100 pF)

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    表 1  SGT-MOSFET, VUMOSFET, VDMOS不同型号产品HBM测试的正反向耐压数据

    Table 1.  Positive and reverse withstand voltage data for HBM tests of VDMOS, VUMOSFET, SGT-MOSFET.

    器件类型 样品型号 ESD正向
    耐压/V    		 ESD反向
    耐压/V
    SGT-MOSFET SW036R10E8S 600 1010
    SW050R10E8S 750 1450
    SW050R85E8S 670 1390
    SW050R95E8S 810 1590
    SW083R06VLS 480 830
    VUMOSFET SW065R68E7T 520 1640
    SW067R68E7T 650 2350
    SW068R68E7T 680 1970
    SW065R03VLT 450 1360
    SW018R03VLT 830 2800
    VDMOS SW7N60D 1350 3140
    SW10N60D 1470 3520
    SW12N65D 1530 3690
    SW20N65D 1560 3510
    SW7N80D 1670 3940
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    表 2  SGT-MOSFET, VUMOSFET, VDMOS不同型号产品的相关参数

    Table 2.  Related parameters of different products of VDMOS, VUMOSFET, SGT-MOSFET.

    器件类型 样品型号 封装形式 击穿电压/V 阈值电压/V 导通电阻/mΩ
    SGT-MOSFET SW036R10E8S TO-220 100 3 3.8
    SW050R10E8S TO-220 100 3 5.7
    SW050R85E8S TO-263 85 3 5.2
    SW050R95E8S TO-263 95 3 5.9
    SW083R06VLS TO-251 60 2 9.6
    VUMOSFET SW065R68E7T TO-220 68 3 6.3
    SW067R68E7T TO-220 68 3 6.9
    SW068R68E7T TO-252 68 3 7.0
    SW065R03VLT TO-252 30 3 6.6
    SW018R03VLT DFN5*6 30 1.8 1.6
    VDMOS SW7N60D TO-220 600 3.5 1.1
    SW10N60D TO-220F 600 3.5 0.9
    SW12N65D TO-220F 650 3.5 0.6
    SW20N65D TO-220F 650 3.7 0.3
    SW7N80D TO-220F 800 3.5 1.5
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出版历程
  • 收稿日期:  2024-01-20
  • 刊出日期:  2024-06-05

功率金属-氧化物半导体场效应晶体管静电放电栅源电容解析模型的建立

    通讯作者: E-mail: wangcailin8511@xaut.edu.cn.; 
  • 1. 西安理工大学电子工程系, 西安　710048
  • 2. 苏州锴威特半导体股份有限公司, 张家港　215600
  • 收稿日期:  2024-01-20

摘要: 在实际静电放电测试时, 发现各种功率金属-氧化物半导体场效应晶体管(MOSFET)的静电放电测试结果均呈现出正反向耐压不对称现象, 而人体与器件接触时的静电放电过程是不区分正反向的. 正反向耐压差异较大对于功率MOSFET或作为静电放电保护器件来说都是无法接受的, 其造成器件失效的问题格外凸显. 本文通过建立SGT-MOSFET, VUMOSFET和VDMOS在静电放电正反向电压下的栅源电容解析模型, 对比分析了三种功率MOSFET器件静电放电正反向耐压不对称及其比值不同的原因, 为器件的静电放电测试及可靠性分析提供了理论依据.

English Abstract

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    1.   引　言

    • 静电放电(ESD)是指两种不同静电势的物体发生接触或通过感生电场, 使得电荷在两种物体之间进行传导, 形成电流并产生静电压, 且其产生的静电压远远超出器件的栅源击穿电压, 导致器件失效[1–3]. ESD本质上是由于电荷不平衡导致的电荷驱动物理机制, 将积累的静电荷在极短时间内泄放至接触的器件中, 是一种瞬态事件[4–8]. 功率半导体器件总失效中有70%是因ESD引起的, 更为严重的是, 有些芯片在出厂时已被ESD部分损坏, 造成产品寿命缩短和良品率降低. 这些器件可能在重大领域(如航空航天)使用中造成不可挽回的损失[9–13], 为此, ESD是功率半导体器件应用领域中所面临的比较严重的问题.

      由于功率金属-氧化物半导体场效应晶体管(MOSFET)栅氧很薄, 遭受静电极易击穿, 故功率MOSFET的ESD失效相对双极晶体管更为严重[14,15]. 随着新能源汽车、充电桩、光伏逆变、节能家电、通信、医疗等行业的快速发展, 功率MOSFET的应用需求越来越大, 同时对器件性能的要求也越来越高, 各种低导通损耗、高开关速度、小型化的新型器件涌现出来[16–20]. 由于器件尺寸的进一步缩小, ESD引起的可靠性问题越来越严重.

      在实际ESD测试中, 发现各种功率MOSFET器件均存在正、反向耐压不对称现象, 而人体与器件接触时的静电放电过程是不区分正反向的. 正反向耐压差异较大对于功率MOSFET或作为静电放电保护器件来说都是无法接受的, 其造成器件失效的问题格外凸显. 因此, 研究ESD测试中正、反向耐压差异较大的原因具有重要的工程应用价值.

    2.   ESD正反向耐压不对称现象

      2.1.   ESD正反向耐压测试

    • SGT-MOSFET, VUMOSFET, VDMOS的不同型号产品通过ESD HBM测试的正、反向耐压数据如表1所列, 可以看出三种不同功率MOSFET器件ESD的正向耐压与反向耐压测试值相差较大, 且反向耐压均大于正向耐压. 器件ESD正反向耐压值与芯片面积、击穿电压、导通电阻等参数相关, 为此表2给出了不同型号产品的相关参数.

      为了更直观地看出不同器件ESD正、反向耐压比值, 对表1中的测试数据进行了归纳统计, 如图1所示. 从图1可看出, 三种器件ESD反向耐压与正向耐压比值不同, 沟槽栅MOSFET的ESD反向耐压与正向耐压比值最大, 其均值为3.21; 传统VDMOS次之, 其均值为2.35; SGT-MOSFET的ESD反向耐压与正向耐压比值最小, 其均值为1.87.

      • 2.2.   ESD仿真分析

    • 下面以SGT-MOSFET为例, 初步分析器件ESD正反向耐压不对称现象. ESD HBM耐压测试电路如图2所示, 其测试方法为将器件漏极悬空, 栅极和源极之间分别施加正反向电压, 从100 V开始测试, 50 V为步长增加栅源电压. 测试时高压电源通过RHBM1对CHBM进行充电, 充电完成后CHBM对DUT的栅源电容进行充电, 栅源电压上升, 当栅源电压过大, 栅氧发生击穿时器件失效, 记录器件失效前HBM模型电流测试波形的峰值电流IP, 其与电阻RHBM2的乘积为器件通过的最大电压, 即为正反向耐压[21].

      SGT-MOSFET在HBM模型下仿真的正反向放电波形如图3所示, 相应的测试条件为: RHBM1 = 1 MΩ, RHBM2=1500 Ω, RHBM3 = 500 Ω, CHBM = 100 pF. 上升时间tr定义为电流从10% IP增加到90% IP所需时间, 下降时间tf定义为电流从IP下降到36.8% IP所需时间. 从图3可以看出, 当栅源间施加正向电压时, 放电波形的上升时间tr为25 ns, 下降时间tf为140 ns, 总放电时间t为165 ns, 峰值电流IP为1.08 A, 则其正向耐压为1620 V; 当栅源间施加反向电压时, 放电波形的上升时间tr为6 ns, 下降时间tf为120 ns, 总放电时间t为126 ns, 峰值电流IP为1.31 A, 则其反向耐压为1965 V, 反向耐压比正向耐压高345 V, 反向耐压与正向耐压比值为1.22.

      为了初步分析SGT-MOSFET正反向耐压不对称现象, 截取了ESD正反向栅源电压下放电波形峰值处器件内部的电子密度、空穴密度、空间电荷及电场强度分布图, 如图4所示. 在正向栅源电压下, SGT-MOSFET控制栅两侧的p体区反型形成N沟道, 将n+源区和n-漂移区连通; 控制栅底部两侧的n-漂移区形成电子积累层, 因此控制栅底部两侧的n-漂移区不存在空间电荷区; 且高电场位于控制栅底部拐角处的栅氧层中. 在反向栅源电压下, SGT-MOSFET控制栅底部两侧的n-漂移区形成p反型层, 与悬空的n-漂移区相互耗尽, 在控制栅底部两侧形成空间电荷区; 同样的高电场位于控制栅底部的栅氧层中. 可见, 在反向栅源电压下, SGT-MOSFET控制栅底部两侧存在p反型层与n-漂移区形成的耗尽区, 而在正向栅源电压下不存在该耗尽区. 因此, 正反向电压下SGT-MOSFET的栅源电容构成不同.

    3.   ESD栅源电容解析模型的建立

    • ESD正反向耐压的差异与放电过程中正反向栅源电压引起的栅源电容CGS变化有关. ESD正反向耐压测试过程中的栅源电容CGS与开关过程中的栅源电容CGS不同, 这是因为两者测试条件不同, 在正反向耐压测试过程中会有反型层和积累层形成, 使栅源电容CGS构成发生变化. 下面对比研究SGT-MOSFET, VUMOSFET和VDMOS三种器件在ESD正反向耐压测试过程中, 栅源电容CGS的构成及相应的解析模型.

      • 3.1.   SGT-MOSFET正反向栅源电容解析模型

      3.1.1.   正向电压下SGT-MOSFET的栅源电容

    • SGT-MOSFET在漏极悬空, 栅源间加正向电压时的栅源寄生电容CGS(+)示意图及等效电路如图5所示. 此时栅源电容CGS(+)由控制栅与源极金属、控制栅与屏蔽栅间的氧化层电容CGS1, CGS2, 以及控制栅与元胞结构间的寄生电容Cn+, Cp, C'GD1, C'GD2并联组成. 与传统VUMOSFET相比, SGT-MOSFET由于屏蔽栅的存在, 将部分栅漏电容CGD转化为漏源电容CDS, 因此器件寄生的栅漏电容CGD减小.

      为了便于理解, 将SGT-MOSFET在正向耐压测试下的横向栅源结构拉直转变为纵向结构. 简化后的栅极与元胞结构间的栅源电容CGS(+)组成示意图, 如图6所示, 上侧为加正压的控制栅电极及加负压的屏蔽栅电极, 下侧为加负压的源电极及悬空的n-漂移区. 在栅源正向电压偏置下, 控制栅两侧的p体区形成N型反型层, n-漂移区形成N型积累层. 在强反型状态下, 控制栅两侧的p体区会形成一个最大耗尽层, 其厚度一般小于0.1 μm; 在耗尽层的上方会积累大量的电子形成N型反型层, 其厚度一般为50 Å. 控制栅底部两侧的n-漂移区形成N型积累层厚度一般为200 Å.

      n型反型层将n+源区与n-漂移区连通, 使得n-漂移区与源极电位一致. 此时原本的栅漏电容CGD被转变为栅源电容, 称为虚拟的栅漏电容$ C_{{\text{GD}}}' $. 可以看出在正向耐压测试过程中, SGT-MOSFET控制栅极与元胞结构间的栅源寄生电容CGS也完全由栅氧化层电容组成. 与传统VUMOSFET相比, SGT-MOSFET的虚拟栅漏电容$ C_{{\text{GD}}}' $包括控制栅两侧以及底部的氧化层电容($ C_{{\text{GD1}}}' $和$ C_{{\text{GD2}}}' $). 由于屏蔽栅的存在, 控制栅底部的虚拟栅漏电容$ C_{{\text{GD2}}}' $减小.

      由上述分析可知, SGT-MOSFET正向耐压测试下的栅源电容CGS(+)由CGS1, CGS2, Cn+, Cp, $ C_{{\text{GD1}}}' $和$ C_{{\text{GD2}}}' $并联组成. 根据平行板电容器表达式

      式中, ε 为极板间介质的介电常数, S 为极板间正对面积, d为极板间的距离, 以及多电容并联表达式

      可得SGT-MOSFET单位面积上的栅源电容CGS(+)表达式为

      从(3)式可知, SGT-MOSFET正向耐压测试下的栅源电容CGS(+)主要与器件元胞宽度WCell、控制栅厚度LG以及各侧氧化层厚度tsox, tgsox1, tgsox2, tgox和tgdox有关. 此时栅源电容CGS(+)是一个不随正向端电压VGS变化而变化的线性寄生电容.

      • 3.1.2.   反向电压下SGT-MOSFET的栅源电容

    • SGT-MOSFET在漏极悬空, 栅源间加反向电压时的栅源寄生电容CGS(–)示意图及等效电路如图7所示. 此时栅源电容CGS(–)由控制栅与源极金属、控制栅与屏蔽栅间的氧化层电容CGS1, CGS2, 以及控制栅与元胞结构间的寄生电容Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $, $ C_{{\text{GD3}}}' $串并联组成.

      为了便于理解, 将SGT-MOSFET反向耐压测试下的横向栅源结构拉直转变为纵向结构, 简化后的栅极与元胞结构间的栅源电容CGS(–)组成示意图如图8所示, 上侧为加负压的控制栅电极及加正压的屏蔽栅电极, 下侧为加正压的源电极及悬空的n-漂移区. 在栅源反向电压偏置下, 控制栅两侧的n-漂移区形成P型反型层, 控制栅两侧的p体区形成P型积累层. 由于n-漂移区悬空, 其与控制栅两侧n-漂移区的P型反型层形成势垒电容$ C_{{\text{GD3}}}' $. 此时原栅漏电容CGD被转变为栅源电容, 即虚拟的栅漏电容$ C_{{\text{GD}}}' $, 由氧化层电容$ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $和势垒电容$ C_{{\text{GD3}}}' $串并联组成, 是一个随反向偏压变化的非线性电容.

      由上述分析可知, SGT-MOSFET反向耐压测试下的栅源电容CGS(–)由CGS1, CGS2, Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $, $ C_{{\text{GD3}}}' $串并联组成. 根据平行板电容器表达式(1)式以及多电容串并联表达式(2)式、(4)式:

      可得SGT-MOSFET单位面积上的栅源电容CGS(–)表达式为

      式中

      式中, ${X}_{{\mathrm{g}}{\mathrm{d}}}' $为 控制栅两侧P型反型层与n-漂移区形成PN结的势垒宽度. ${X}_{{\mathrm{g}}{\mathrm{d}}}' $定义为

      式中, VD 为 P型反型层与n-漂移区形成PN结的接触电势差; Vgox为栅氧化层电压; nps为反向栅源电压下控制栅两侧P型反型层的浓度; f 为氧化层电荷对控制栅两侧P型反型层浓度的影响系数. 在强反型状态下nps可表示为

      由(8)式可以看出, 反型层浓度nps随表面电势(VGS–Vgox)增大而呈指数关系增加. 从(5)式—(8)式可知, SGT-MOSFET反向耐压测试下的栅源电容CGS(–)主要与器件元胞宽度WCell、p体区厚度Tp、控制栅厚度LG、各侧氧化层厚度tsox, tgsox1, tgsox2, tgox和tgdox、n-漂移区掺杂浓度ND以及外加端电压VGS有关. 此时栅源电容CGS(–)是随反向端电压VGS变化而变化的非线性寄生电容.

      根据上述建立的SGT-MOSFET ESD正反向栅源电容解析模型可知, 当栅源极间加正向电压时, 控制栅两侧的p体区形成N型反型层, 将n+源区与n–漂移区连通, 将原栅漏电容CGD被转变为栅源电容$ C_{{\text{GD}}}' $, 则SGT-MOSFET ESD正向栅源电容CGS(+)由栅极周围的氧化层电容组成; 当栅源间加反向电压时, 控制栅两侧的n-漂移区形成P型反型层, 则SGT-MOSFET ESD反向栅源电容CGS(–)由虚拟栅漏电容$ C_{{\text{GD}}}' $与反型层电容串联后再与栅极周围的其他氧化层电容并联而成.

      • 3.2.   VUMOSFET正反向栅源电容解析模型

    • VUMOSFET ESD反向耐压与正向耐压比值与SGT-MOSFET不同, 为了对比分析, 以下建立了VUMOSFET正反向电压下的栅源电容解析模型.

      • 3.2.1.   正向电压下VUMOSFET的栅源电容

    • VUMOSFET漏极悬空, 栅源间加正向电压时的栅源寄生电容CGS(+)示意图及等效电路如图9所示. 此时栅源电容CGS(+)由栅极与源极金属间的氧化层电容CGS1, 以及栅极与元胞结构间的寄生电容Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $并联组成. 与传统VDMOS相比, VUMOSFET由于沟槽栅的存在使得栅极与源极金属间的氧化层电容CGS2消除, 而栅漏电容CGD增大.

      为了便于理解, 将VUMOSFET横向栅源结构拉直转变为纵向结构, 简化后的栅极与元胞结构间的栅源电容CGS(+)组成示意图如图10所示, 上侧为加正压的沟槽栅电极, 下侧为加负压的源电极以及悬空的n-漂移区. 在栅源正向电压偏置下, 沟槽栅两侧的p体区形成N型反型层, 沟槽栅两侧以及下方的n-漂移区形成N型积累层, N型反型层将n+源区与n-漂移区连通, 使得n-漂移区与源极电位一致. 此时原栅漏电容CGD被转变为栅源电容, 也即虚拟的栅漏电容$ C_{{\text{GD}}}' $.

      可见, VUMOSFET栅极与元胞结构间的栅源寄生电容CGS(+)也完全由栅氧化层电容组成. 与传统VDMOS相比, 正向耐压测试过程中VUMOSFET的虚拟栅漏电容$ C_{{\text{GD}}}' $包括沟槽栅两侧以及底部的氧化层电容($ C_{{\text{GD1}}}' $和$ C_{{\text{GD2}}}' $).

      由上述分析可知, VUMOSFET正向耐压测试下栅源电容CGS(+)由CGS1, Cn+, Cp, $ C_{{\text{GD1}}}' $和$ C_{{\text{GD2}}}' $并联组成. 根据平行板电容器表达式(1)式以及多电容并联表达式(4)式可得VUMOSFET单位面积上的栅源电容CGS表达式为

      从(9)式可知, VUMOSFET正向耐压测试下的栅源电容CGS(+)主要与器件元胞宽度WCell、栅极宽度WG、栅极厚度LG以及栅极各侧氧化层厚度tgsox, tgox和tgdox有关. 此时栅源电容CGS(+)是一个不随正向端电压VGS变化而变化的线性寄生电容.

      • 3.2.2.   反向电压下VUMOSFET的栅源电容

    • VUMOSFET在漏极悬空, 栅源间加反向电压时的栅源寄生电容CGS(–)示意图及等效电路如图11所示. 此时栅源电容CGS(–)由栅极与源极金属间的寄生电容CGS1, 以及栅极与元胞结构间的寄生电容Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $, $ C_{{\text{GD3}}}' $, $ C_{{\text{GD4}}}' $串并联组成.

      为了便于理解, 将VUMOSFET横向栅源结构拉直转变为纵向结构, 简化后的栅极与元胞结构间的栅源电容CGS(–)组成示意图如图12所示, 上侧为加负压的沟槽栅电极, 下侧为加正压的源电极以及悬空的n-漂移区. 在栅源反向电压偏置下, 沟槽栅两侧的n-漂移区以及沟槽栅下方的n-漂移区形成P型反型层, 沟槽栅两侧的p体区形成P型积累层. 由于n-漂移区悬空, 其与沟槽栅两侧以及下方n-漂移区的P型反型层形成势垒电容$ C_{{\text{GD3}}}' $, $ C_{{\text{GD4}}}' $. 此时原栅漏电容CGD被转变为栅源电容, 也即虚拟的栅漏电容$ C_{{\text{GD}}}' $, 其由氧化层电容$ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $和势垒电容$ C_{{\text{GD3}}}' $, $ C_{{\text{GD4}}}' $串并联组成, 是一个随反向偏压变化的非线性电容.

      由上述分析可知, VUMOSFET反向耐压测试下的栅源电容CGS(–)由CGS1, Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $, $ C_{{\text{GD3}}}' $, $ C_{{\text{GD4}}}' $串并联组成. 根据平行板电容器表达式(1)式以及多电容串并联表达式(2)式、(4)式, 可得VUMOSFET单位面积上的栅源电容CGS(–)表达式为

      式中,

      式中, X'gd1 为 栅极两侧P型反型层与n-漂移区形成PN结的势垒宽度. X'gd1定义为

      式中, VD1 为 P型反型层与n-漂移区形成PN结的接触电势差; Vgox 为 栅氧化层电压; nps1 为反向栅源电压下栅极两侧P型反型层的浓度; f1 为氧化层电荷对栅极两侧P型反型层浓度的影响系数. 在强反型状态下nps1可表示为

      式中, X'gd2 为栅极下方P型反型层与n-漂移区形成PN结的势垒宽度. X'gd2定义为

      式中, VD2 为栅极下方P型反型层与n-漂移区形成PN结的接触电势差; Vgdox 为栅氧化层电压; nps2 为栅极下方P型反型层的浓度; f2 为氧化层电荷对栅极下方P型反型层浓度的影响系数. 在强反型状态下nps2表示为

      由(13)式和(15)式可以看出, 反型层浓度nps1和nps2分别随表面电势(VGS – Vgox), (VGS – Vgdox)增大而呈指数关系增加. 从(10)式—(15)式可知, VUMOSFET反向耐压测试下的栅源电容CGS(–)主要与器件元胞宽度WCell、栅极宽度WG、栅极厚度LG, p体区厚度Tp、栅极各侧氧化层厚度tgsox, tgox和tgdox、n-漂移区掺杂浓度ND以及外加端电压VGS有关. 此时栅源电容CGS(–)是随反向端电压VGS变化而变化的非线性寄生电容.

      • 3.3.   VDMOS正反向栅源电容解析模型

    • VDMOS反向耐压与正向耐压比值与VUMOSFET不同, 为了对比分析, 以下建立了VDMOS正反向电压下的栅源电容解析模型.

      • 3.3.1.   正向电压下VDMOS的栅源电容

    • VDMOS在漏极悬空, 栅源间加正向电压时的栅源寄生电容CGS(+)示意图及等效电路如图13所示. 此时栅源电容CGS(+)由栅极与源极金属间的氧化层电容CGS1, CGS2, 以及栅极与元胞结构间的寄生电容Cn+, Cp, C'GD并联组成.

      为了便于理解, 将横向的栅源结构拉直转变为纵向结构, 简化后的栅极与元胞结构间的栅源电容CGS(+)组成示意图如图14所示, 上侧为加正压的栅电极, 下侧为加负压的源电极以及悬空的n-漂移区. 在栅源正向电压偏置下, 栅极下方的p体区形成N型反型层; n-漂移区形成N型积累层. p体区上方形成的N型反型层将n+源区与n-漂移区连通, 则n-漂移区电位与源极电位一致, 此时原栅漏电容CGD被转变为栅源电容, 称之为虚拟的栅漏电容$ C_{{\text{GD}}}' $. 可见, 栅极与元胞结构间的栅源寄生电容CGS(+)完全由栅氧化层电容组成.

      由上述分析可知, VDMOS正向耐压测试下的栅源电容CGS(+)由CGS1, CGS2, Cn+, Cp和$ C_{{\text{GD}}}' $并联组成. 根据平行板电容器表达式(1)式以及多电容并联表达式(4)式可得VDMOS单位面积上的栅源电容CGS(+)表达式为

      从(16)式可知, VDMOS正向耐压测试下的栅源电容CGS(+)主要与器件元胞宽度WCell、栅极宽度WG、栅极厚度LG以及栅极各侧氧化层厚度tox1, tox2和tox3有关. 此时栅源电容CGS(+)是一个不随正向端电压VGS变化而变化的线性寄生电容.

      • 3.3.2.   反向电压下VDMOS的栅源电容

    • VDMOS在漏极悬空, 栅源间加反向电压时的栅源寄生电容CGS(–)示意图及等效电路如图15所示. 此时栅源电容CGS(–)由栅极与源极金属间的寄生电容CGS1, CGS2, 以及栅极与元胞结构间的寄生电容Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $串并联组成.

      为了便于理解, 将横向栅源结构拉直转变为纵向结构, 简化后的栅极与元胞结构间的栅源电容CGS(–)组成示意图如图16所示, 上侧为加负压的栅电极, 下侧为加正压的源电极以及悬空的n-漂移区. 在栅源反向电压偏置条件下, 栅极下方的p体区形成P型积累层; n-漂移区形成P型反型层.

      由于n-漂移区悬空, 其与栅极下方n-漂移区的P型反型层形成势垒电容. 此时原本的栅漏电容CGD被转变为栅源电容, 称之为虚拟的栅漏电容$ C_{{\text{GD}}}' $, 其由氧化层电容$ C_{{\text{GD1}}}' $和势垒电容$ C_{{\text{GD2}}}' $串联组成, 是一个随反向偏压变化的非线性电容.

      由上述分析可知, VDMOS反向耐压测试下栅源电容CGS(–)由CGS1, CGS2, Cn+, Cp, $ C_{{\text{GD1}}}' $, $ C_{{\text{GD2}}}' $串并联组成. 根据平行板电容器表达式(1)式以及多电容串并联表达式(2)式、(4)式, 可得VDMOS单位面积上的栅源电容CGS(–)表达式为

      式中,

      式中, X'gd 为P型反型层与n-漂移区形成PN结的势垒宽度. X'gd的定义为

      式中, VD 为P型反型层与n-漂移区形成PN结的接触电势差; VGS 为栅源电压; Vox3 为栅氧化层电压; ND 为 n-漂移区掺杂浓度; nps 为 反向栅源电压下n-漂移区表面P型反型层浓度; f 为氧化层电荷对n-漂移区表面P型反型层浓度的影响系数.

      在强反型状态下nps表示为

      式中, LD 为电子的德拜长度. LD表示为

      由(20)式可以看出, 反型层浓度nps随表面电势(VGS – Vox3)增大而呈指数关系增加. 从(17)式—(21)式可知, VDMOS反向耐压测试下的栅源电容CGS(–)主要与器件元胞宽度WCell、栅极宽度WG、栅极厚度LG, 台面宽度WM、栅极各侧氧化层厚度tox1, tox2和tox3, n-漂移区掺杂浓度ND以及外加端电压VGS有关. 此时栅源电容CGS(–)是随反向端电压VGS变化而变化的非线性寄生电容.

      • 3.4.   ESD正反向耐压不对称的原因分析

    • SGT-MOSFET, VUMOSFET和VDMOS由于在ESD正反向电压下, 器件表面有反型层和积累层的形成, 引起器件栅源电容CGS发生变化, 导致正反向耐压不对称. 当栅源极之间加正向电压时, 器件的栅源电容CGS(+)仅由栅极周围的氧化层电容组成; 当栅源间加反向电压时, 器件的栅源电容CGS(–)由虚拟栅漏电容与反型层电容串联后再与栅极周围的其他氧化层电容并联而成.

      ESD正反向耐压不仅与栅源电容大小有关, 还与电荷量有关. 根据栅源电压VGS、栅源电荷QGS和栅源电容CGS的关系式VGS = QGS/CGS可知, 当栅源间加反向电压时, P型反型层的形成以及反型层与漂移区形成的PN结电容均会承担一定的电荷量. 与正向栅源电压相比, 反向栅源电压下, 栅源电荷QGS(–)增加, 栅源电容CGS(–)减小, 从而导致器件ESD反向耐压VGS(–)大于正向耐压VGS(+).

      为了提升器件抗静电能力, 应使ESD正向耐压接近反向耐压, 也即尽量缩小正反向电压下栅源电容的差异. 以SGT-MOSFET为例, 给出了ESD正反向电压下栅源电容的比值:

      可以看出, 正反向电压下栅源电容的比值与栅极周围的氧化层参数有关, 而调整氧化层参数会同时改变正反向电压下的栅源电容. 为了缩小正反向电压下栅源电容的差异, 可以采用NPN交替掺杂的屏蔽栅多晶硅(NPN-SG)结构来实现, 如图17所示. 器件在正向栅源电压下, 不同掺杂类型的屏蔽栅多晶硅形成的PN结反偏, 则在栅氧化层电容上串联了一个PN结电容, 使CGS(+)减小; 在反向栅源电压下, 不同掺杂类型的屏蔽栅多晶硅形成的PN结正偏, 则CGS(–)保持不变. 并且可以通过调整多晶硅掺杂浓度, 来缩小ESD正反向耐压的差异, 从而提升SGT-MOSFET的ESD防护能力.

      图18为NPN-SG改进结构在HBM下的放电波形. 当栅源间施加正向电压时, 峰值电流IP为1.29 A, 则其正向耐压为1935 V; 当栅源间施加反向电压时, 峰值电流IP为1.31 A, 则其反向耐压为1965 V, 正反向耐压比值为1.01. 因此, 采用NPN-SG改进结构可以有效提升SGT-MOSFET的抗静电能力.

    4.   ESD正反向耐压比值不同的原因分析

    • VDMOS, VUMOSFET, SGT-MOSFET ESD反向耐压与正向耐压比值不同, 这与器件结构差异引起的反向电压下栅源电容CGS(–)中反型层电容的变化有关. 相比较而言, 由于VUMOSFET沟槽栅下方的反型层面积最大, VDMOS次之, 而SGT-MOSFET只存在控制栅两侧极小面积的反型层, 因此, VUMOSFET反向耐压与正向耐压比值最大, VDMOS次之, SGT-MOSFET最小, 这也与图2中的实验结果相一致.

      VDMOS ESD仿真波形如图19所示, 相应的测试条件为: RHBM1 = 1 MΩ, RHBM2 = 1500 Ω, RHBM3 = 500 Ω, CHBM = 100 pF. 由图19可以看出, 当栅源间施加正向电压时, 放电波形的上升时间tr为40 ns, 下降时间tf为130 ns, 总放电时间t为170 ns, 峰值电流IP为0.61 A, 则其正向耐压为915 V; 当栅源间施加反向电压时, 放电波形的上升时间tr为8 ns, 下降时间tf为120 ns, 总放电时间t为128 ns, 峰值电流IP为1.2 A, 则其反向耐压为1800 V. 可见, 仿真的VDMOS ESD正反向耐压相差885 V, 反向耐压与正向耐压比值为1.97, 小于实验测试的均值2.35.

      同样地, 图3中仿真的SGT-MOSFET ESD反向耐压与正向耐压比值为1.22, 小于实验测试的均值1.87. 这是因为仿真时只添加了固定值的Si-SiO2界面陷阱电荷(约为2×1011 cm–2), 而实际氧化层中还存在固定电荷(约为1011cm–2)、可动电荷(为1012—1015 cm–2)、陷阱电荷(约为1018 cm–2)等. 这些氧化层电荷在正反向栅源电压下, 均影响着反型层和积累层的形成, 从而影响ESD测试中正反向耐压的比值.

    5.   结　论

    • 不同功率MOSFET结构ESD正反向耐压不对称现象与反型层引起的栅源电容变化有关. 当栅源之间加正向电压时, 器件栅源电容CGS由栅极周围的氧化层电容并联组成; 当加反向电压时, 栅源电容CGS由虚拟栅漏电容C'GD与反型层电容串联后再与栅极周围的其他氧化层电容并联而成. 由此导致反向电压下的栅源电容CGS减小, 使得器件反向耐压大于正向耐压. 而不同器件ESD反向耐压与正向耐压比值的不同, 与器件结构差异引起的反向电压下栅源电容CGS中反型层电容的变化有关.

    参考文献 (21)

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